JP2004525257A - ウエハ・バイアスを用いて低温アルファ・タンタル薄膜を得る方法 - Google Patents

ウエハ・バイアスを用いて低温アルファ・タンタル薄膜を得る方法 Download PDF

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Abstract

本願に提供されるのは、ウエハ上に窒化タルタル膜を堆積すること、その後、ウエハ・バイアスを用いて窒化タンタル膜を覆ってタンタル膜を堆積することにより、半導体ウエハ上にアルファ−タンタル膜を堆積する方法である。タンタル膜は、堆積されるとき、アルファ相である。また、同様に提供されるのは、Cuバリア及びシード層を半導体ウエハ上に堆積する方法であって、ウエハ上に窒化タンタル層を堆積すること、ウエハ・バイアスを用いて窒化タンタル層を覆ってタンタル層を堆積すること(ここで、結果として生じるタンタルバリア層は、アルファ相である)、その後、アルファ−タンタル・バリア層を覆ってCuシード層を堆積することを備える、上記方法である。更に提供されるのは、2つのチャンバ処理を用いて、アルファ−タンタル膜/層を堆積する方法であり、ここで、窒化タンタル及び続いて堆積されたタンタル膜/層は2つの別個のチャンバ(IMP又はSIPチャンバ)内で堆積可能である。また、更に提供されるのは、PVDタンタル膜をCVD膜上に堆積することにより、アルファ−タンタル膜を堆積する方法である。

Description

【発明の背景】
【0001】
発明の分野
本発明は、概して、半導体製造分野に関する。更に詳細には、本発明は、ウエハ・バイアスを用いて低温アルファ・タンタル薄膜を得る方法に関する。
【0002】
関連技術の説明
タンタル(Ta)金属は、2つの結晶相:低抵抗(12−20マイクロ−オーム−cm)のアルファ(体心立方又はbcc)相;高抵抗(160−170マイクロ−オーム−cm)のベータ(正方晶系)相を有する。低抵抗のアルファ相の為、それは、電子または半導体用途の為にはベータ相より好ましい。
【0003】
この低抵抗相を形成する初期の技術は、1時間以上、600℃を越える温度でタンタル膜をアニールするか、変形させるためにイオンでTa膜を衝突させるかのいずれかであった。これらの技術は、エレクトロニクス用途の為には限定的であるが、これは、400℃を越える処理温度は、通常、デバイス制作と両立しないからである。また、スパッタされた金属堆積中、そのような基板温度を維持、制御することも困難である。
【0004】
そのため、従来技術は、半導体制作中、低温でアルファ−タンタル膜を堆積する効果的手段が不足する点で不完全である。特に、従来技術は、ウエハ・バイアスを使用することにより、アルファ−タンタル膜を堆積する効果的手段が不足する点で不完全である。本発明は、当該技術において、長年にわたり、要求され望まれたことを満足するものである。
【発明の概要】
【0005】
本発明の一態様において、半導体ウエハ上にアルファ−タンタル膜を堆積する方法が提供される。この方法は、ウエハ上に窒化タンタルを堆積するステップ、その後、ウエハ・バイアスを用いて窒化タンタル膜を覆ってタンタル膜を堆積するステップを備える。タンタル膜は、堆積されたとき、アルファ相になっているので、ウエハ上にアルファ−タンタル膜が堆積される。
【0006】
本発明の他の態様において、Cuバリア及びシード相を半導体ウエハ上に堆積する方法が提供される。この方法は、ウエハ上に窒化タンタル層を堆積するステップ、ウエハ・バイアスを用いて窒化タンタル層を覆ってタンタル層を堆積するステップ、ここで、タンタル層はアルファ相なので、ウエハ上にはアルファ−Taバリア層が堆積される。続いて、Cuシード層は、その後、アルファ−タンタル・バリア層を覆って堆積される。
【0007】
本発明の更なる態様において、2つのチャンバ処理を用いて、半導体ウエハ上にアルファ−タンタル膜を堆積する方法が提供される。この方法は、窒化タンタル膜を第1チャンバ内のウエハ上に堆積するステップ、窒化タンタル膜で堆積されたウエハを第2チャンバに移送するステップ、第2チャンバ内で窒化タンタル膜を覆ってタンタル膜を堆積するステップを備える。タンタル膜は、堆積されるとき、アルファ相なので、ウエハ上にはアルファ−タンタル膜が堆積される。
【0008】
また、本発明の更なる他の態様において、2つのチャンバ処理を用いて、Cuバリア及びシード層を半導体ウエハ上に堆積する方法が提供される。この方法は、第1チャンバ内でウエハ上に窒化タンタルを堆積するステップ、窒化タンタルで堆積されたウエハを第2チャンバに移送するステップ、第2チャンバ内で窒化タンタル層を覆ってタンタル層を堆積するステップ、ここで、タンタル層はアルファ相なので、ウエハ上にはアルファ−Taバリア層が堆積され、Cuシード層はアルファ−タンタル・バリア層を覆って堆積される。
【0009】
また、本発明の更なる別の態様において、半導体ウエハ上にアルファ−タンタル膜を堆積する方法が提供される。この方法は、CVD用チャンバ内でウエハ上に第1膜を堆積するステップ、第1膜で堆積されたウエハをPVD用チャンバに移送するステップ、PVD用チャンバ内で第1膜を覆ってタンタル膜を堆積するステップを備える。タンタル膜は、堆積されるとき、アルファ相なので、ウエハ上にはアルファ−タンタル膜が堆積される。
【0010】
本発明の他の更なる態様、特徴、利点は、開示目的の為に与えられた本発明の実施形態の、以下の説明から明らかであろう。
【0011】
本発明は、ウエハ・バイアスを使用することにより、低温でアルファ・タンタル膜を堆積する方法に関する。これは、アルファ相を得る際にウエハ・バイアスが建設的に使用可能であるという最初の例証である。バリア膜(Ta)の低抵抗(アルファ相)は、構造の正味抵抗を減少させ、後の電気メッキ充填処理の為の良好なバリア/シード・スタックを提供する為に重要である。
【0012】
本発明の一実施形態に係る方法は、TaN、TiSiN、或いは、TiNの膜、その後に続くタンタル(Ta)の被覆層を堆積するステップに関連する。アルファ相タンタルの低抵抗は、タンタル被覆層を堆積するステップ中にバイアスを使用することにより形成可能である。タンタル被覆層は、堆積されるとき、アルファ相の形成を生じる窒素の濃度が低い。
【0013】
従来の技術と比較すると、本発明の方法は、ウエハ・バイアスを使用することにより、600℃を越える温度よりもデバイス制作と共存可能な室温で低抵抗のアルファ相タンタルを形成可能にする。
【0014】
そのため、前述したように、本発明の一態様は、半導体ウエハ上にアルファ・タンタル膜を堆積する方法に向けられている。この方法は、窒化タンタル膜をウエハ上に堆積するステップと、その後、ウエハ・バイアスを用い上記窒化タンタル膜を覆ってタンタル膜を堆積するステップと、を備える。タンタル膜は、堆積されるとき、アルファ相なので、ウエハ上にアルファ・タンタル膜が堆積される。
【0015】
特に、タンタル膜は2ステップ:ウエハ・バイアスを用いて窒化タンタル膜を覆ってタンタル膜を堆積するステップであって、上記タンタル膜はアルファ相にある、上記ステップ;上記タンタル膜を凝集するステップ;で堆積される。そのようにすることにより、アルファ・タンタル膜がウエハ上に堆積される。ウエハ・バイアスは、約100Wから約500Wであり、より具体的には、約300Wから約500Wである。より詳細には、アルファ・タンタル膜を堆積する為に使用される温度は、従来技術における600℃より非常に低く、例えば、室温が可能である。
【0016】
本発明の他の態様は、Cuバリア及びシード層を半導体ウエハ上に堆積する方法である。この方法は、窒化タンタル層をウエハ上に堆積するステップと、ウエハ・バイアスを用い上記窒化タンタル層を覆ってタンタルを堆積するステップであって、上記タンタル層がアルファ相である場合には、それにより、アルファ・タンタルを堆積する、前記ステップと、を備える。その後、Cuシード層が、それから、アルファ・タンタル・バリア層を覆って堆積される。
【0017】
特に、タンタル層は、2ステップ:ウエハ・バイアスを使用して上記窒化タンタル層を覆ってタンタル層を堆積するステップであって、上記タンタル膜がアルファ相である、上記ステップ;上記タンタル層を凝集させるステップ;で堆積される。そのようにすることにより、アルファ・タンタル層が上記ウエハ上に堆積される。ウエハ・バイアスは、約100Wから約500W、より具体的には、約300Wから約500Wである。より詳細には、アルファ・タンタル層を堆積する為に使用される温度は、600℃未満であり、例えば、室温でもよい。
【0018】
本発明の更に他の態様は、2つのチャンバ処理を用い、半導体ウエハ上にアルファ・タンタル膜を堆積する方法に向けられている。この方法は、第1チャンバ内でウエハ上に窒化タンタル膜を堆積するステップ、窒化タンタル膜を用いて堆積されたウエハを第2チャンバに移送するステップ、第2チャンバ内で窒化タンタル膜を覆ってタンタル膜を堆積するステップを備える。タンタル膜は、堆積されるとき、アルファ相にあるので、アルファ・タンタル膜がウエハ上に堆積される。
【0019】
特に、第1チャンバは、イオン化金属プラズマチャンバでよいが、第2チャンバは、イオン化金属プラズマチャンバあるいは自己イオン化プラズマチャンバである。代替え的に、第1チャンバ及び第2チャンバの両方は、自己イオン化プラズマチャンバでよい。この場合、タンタル膜は、ウエハ・バイアスを用いて第2チャンバ内に堆積される。
【0020】
また、更に本発明の他の態様は、2つのチャンバ処理を用いて、Cuバリア及びシード層を半導体ウエハ上に堆積する方法に向けられている。この方法は、第1チャンバ内でウエハ上に窒化タンタル層を堆積するステップ、窒化タンタル層を用いて堆積された上記ウエハを第2チャンバに移送するステップ、第2チャンバ内で窒化タンタル層を覆ってタンタル層を堆積するステップであって、上記タンタル層がアルファ相にある場合にはアルファ・タンタル・バリア層をウエハ上に堆積する上記ステップ、アルファ・タンタル・バリア層を覆ってCuシード層を堆積するステップ、を備える。
【0021】
特に、第1チャンバは、イオン化金属プラズマチャンバでよいが、第2チャンバは、イオン化金属プラズマチャンバあるいは自己イオン化プラズマチャンバである。代替え的に、第1チャンバ及び第2チャンバの両方とも、自己イオン化プラズマチャンバでよい。この場合、タンタル膜は、ウエハ・バイアスを用いて第2チャンバ内に堆積される。
【0022】
また更に、本発明の他の態様は、半導体ウエハ上にアルファ・タンタル膜を堆積する方法に向けられている。この方法は、CVD用チャンバ内でウエハ上に第1膜を堆積するステップと、第1膜を用いて堆積されたウエハをPVD用チャンバに移送するステップと、PVD用チャンバ内で第1膜を覆ってタンタル膜を堆積するステップと、を備える。タンタル膜は、堆積されるとき、アルファ相なので、アルファ・タンタル膜がウエハ上に堆積される。
【0023】
特に、第1膜は、TiN、TiSiN、TaN、W,WxNでもよい。PVD用チャンバは、イオン化金属プラズマ(IMP)チャンバ或いは自己イオン化プラズマ(SIP)チャンバである。代替え的に、ウエハは、真空中でCVD用チャンバからPVD用チャンバに移送される。
【0024】
以下の実施例は、いろいろな本発明の実施形態を例示する目的で与えられ、いずれかの様式に本発明を限定する為に意図されていない。
【実施例1】
【0025】
Ta堆積ステップ中におけるバイアスを用いたアルファ相の形成
5つの複層サンプルが以下の形態で用意された:100ÅのTaNが堆積された。その後、150ÅのTa被覆層が続き、Ta堆積ステップにおいて使用されたバイアスは0Wから500Wの間で変更された。全部のサンプルは、物理蒸着(PVD)技術を用いることにより、室温で、1×10―8トル未満の真空レベルを有するチャンバ内で堆積された。堆積後、サンプルは、それから、走査型オージェ技術を用いて窒素含有量が分析された。
【0026】
結果は、窒素の濃度が複層膜の上面から底面で変化することを示す(図1参照)。膜の第1部分は、13%の窒素を持つTaである。これに続くのは、TaN層とTa層との間の接合部に対応する推移領域である。第3領域は、TaN層であり、概略的に25%の窒素を有する。
【0027】
図2及び図3は、両方とも、タンタル層でバイアスが使用されない時(0W)アルファ相が形成されないことを示す(Rs>60Ω/sq)。0Wバイアスでは、窒素もタンタル層内に存在しない点に注意すべきであった(図3参照)。これは、X線回折(XRD)研究からも確認された。100Wの段階でバイアスを増加すると、25Ω/sqで安定期まで、それが始まるまで、膜のシート抵抗が単調に減少することが観察された。X線回折分析は、アルファ相に対応するピーク強度値が100W以降に鋭く増加することを示した。しかし、300Wを越えるバイアスが使用されるまで、タンタル層には窒素が発見されなかった。これは、バイアスがアルファ相の形成に貢献する主要なファクタであることを示すものである。バイアスによりもたらされた高エネルギイオンの衝突は、明らかに、ベータ(正方晶系)からアルファ(体心立方またはbcc)へのタンタル相の変形を導く。しかし、(チャンバ内あるいは他の技術により)タンタル層に小量の窒素を導入することは、低抵抗アルファ相の形成を実際に導くことができることに注意されたい。
【0028】
X線回折ステップ中に使用されたバイアスの印加により、下にあるTaN層から窒素を除去することが容易になる。しかし、これは、図3で示されるように、高バイアスレベル(すなわち、>300W)時だけで生じる。
【実施例2】
【0029】
Ta相形成における磁石の影響
非真空環境内で、磁石は、ターゲット(すなわち、タンタル膜)より約1−2mm上方に置かれる。磁石は、電界(ターゲットは印加されたDC電力のため負電位を出す)と結合して、ターゲットをスパッタを生じるイオンや電子を加速する磁界を生成する。磁石は、可能な限り均一にターゲットを消耗するように設計されている。
【0030】
2つの磁石(磁石1と磁石2)が、実験された。2つの磁石は、使用された極片の種類が異なる。一定の極片は、異なる磁石を生成するように変更された。さらに、磁石1と比較して、磁石2では幾つかの機械的設計変更も生じた。全体的に、磁石2は、イオン化に関する限り、磁石1より強力である。
【0031】
タンタル相の形成において磁石の効果は、図4に示されている。同等の処理条件が磁石1及び磁石2の両方に対して使用され、両方の磁石の効果が評価され比較された。磁石1の曲線は、実施例1で得られたデータに反映する。
【0032】
タンタルにおけるアルファ相の形成の完全形成は、30Ω/sq以下のシート抵抗(Rs)を有する膜に結びつくことが示されている。磁石1に対する閾値バイアス(Ta堆積処理ステップ)は、〜300Wであるが、磁石2に対する閾値バイアスは100Wである。これらのデータは、適切に磁石を変形することによりTaバイアスの閾値を、より低い値にすることができることを示す。
【0033】
使用された磁石は、プラズマがウエハバイアスと結合する方法に影響を与えることができる。図4は、磁石2を用いて100Wのバイアスでさえ、アルファ相形成が生じることを示す一方、磁石1を使うと少なくとも300Wのバイアスが必要である。これが示すことは、バイアスが磁石2に対するプラズマと良好に結合する点である。
【実施例3】
【0034】
後で堆積されるTa層におけるTa相の影響
この実験では、2つのサンプルが処理された。TaN(〜100Å)は、500Wのウエハバイアスを用いて、両方のウエハ上に堆積された。このTaN層の上部のタンタル被覆層を堆積する処理は、2ステップ:5秒間のステップ(ステップ1);7秒間のステップ(ステップ2)に分解される。サンプル1は、ステップではバイアスが無く、ステップ2ではバイアスを付けて処理された。サンプル2は、ステップ1ではバイアスを付けて、ステップではバイアスを付けずに処理された。他の全ての処理条件は、両方のサンプルとも同一である。
【0035】
実施例1の実験は、タンタルステップ中にバイアスを使用することが、低抵抗アルファ相の形成を生じること、バイアスの不在がベータ相の形成を生じることを証明した。この実施例において、この効果は、いったんアルファ相がタンタル層内に形成されると、後に堆積されるタンタル層は、バイアスが使われても使われなくてもアルファ相を有することを証明する(表1のサンプル2からのデータ参照)。同一の傾向において、いったんベータ相がタンタル層内に形成されると、後で堆積されたタンタル層内にアルファ相は形成されない(表1の試料1からのデータ参照)。
【0036】
【表1】
Figure 2004525257
省略:Rs:シート抵抗
上記実験は、いかにアルファ又はベータ・タンタルがエピタキシャル成長可能かを示す。結論は、アルファ(又はベータ)相を形成する為に、(複層内の)タンタル層の全てがバイアスを付けて堆積される必要がないことである。必要なものは、内部に既にアルファ相を有する凝集タンタル層である。この層の上部に堆積されたタンタル膜の残部は、バイアスが無くてもアルファ相を形成するであろう。
【実施例4】
【0037】
アルファ−Ta相の形成における2チャンバ処理の効果
5つの異なる組合せがTaN及びタンタル層を堆積する為に使用された。TaNの下の層は、試料1,2,3の為にIMP(イオン化金属プラズマ)チャンバ内で堆積されたが、試料4,5の為にSIP(自己イオン化プラズマ)チャンバ内で堆積された。層を覆うタンタルは、試料1,2,4,5の為に自己イオン化プラズマチャンバ内で堆積されたが、試料3の為にIMPチャンバ内で堆積された。
【0038】
低抵抗アルファ−Ta相が、5つの組合せ(表2)の内、4つの組合せで形成されたことが分かった。アルファ相が形成されるのは、下のTaNが自己イオン化プラズマチャンバ内で堆積されるとき自己イオン化プラズマTaステップ中にバイアスが使用されるときだけであるが(試料4,5参照)、TaNがIMPチャンバ内で堆積されるときにはバイアスの有無に拘わらず、アルファ相が形成される(試料1,2参照)。これは、IMP TaN層は、多分、SIP TaN層とは異なる特性を持っていることを示す。
【0039】
【表2】
Figure 2004525257
【実施例5】
【0040】
アルファTaは、最初にTiN又はTiSiNをCVDチャンバ内で堆積し、その後、真空中でウエハをTa堆積の為にPVD Taチャンバ(IMP又はSIP)に移送することにより得ることもできる。約30〜300ÅのTiN膜がCVDチャンバ内で堆積される(例えば、アプライドマテリアルズ社製TxZCVDチャンバ、米国特許第5,846,332号及び第6,106,625号)。ウエハ温度は、350℃で、前駆体としてテトラキス−ジメチル−アミド(TDMAT)を用いる。堆積膜は、その後、プラズマ及びSiH4ソーキングを用いて処理され、TiSiNを形成する。その後、IMP Taチャンバ内で、1kWのターゲット電力、2.5kWのコイル電力、350Wのウエハ・バイアス:50%のデューティサイクルを用いて、250ÅのTaが堆積される。
【0041】
X線回折(XRD)の結果が示したことは、PVD TaがCVDTiSiN又はCVDTiN上に堆積されるときに形成されたTa膜はアルファ相であるが(図5,図6)、PVD TaがSiO2上に堆積されるときにアルファ相は形成されない(図7)ことである。
【0042】
目的を実行し、本来的なものの他、言及された結果や利点を得る為に本発明が良好に適合されることを当業者は容易に理解するであろう。いろいろな変形例や変更は、本発明の精神や範囲を逸脱することなく、本発明を実施する際に行うことができることは、当業者にとって明らかであろう。ここで、変更や他の用途は当業者に思い出されるが、これらは、請求項の範囲により規定された発明の精神に包含されるものである。
【図面の簡単な説明】
【0043】
【図1】図1は、複層膜の走査型オージェ分析の結果を示し、どのように窒素濃度が複層膜の上部から底部で変化するかを示す。膜の第1部分は、13%の窒素を持つTaである。 その後、TaN層とTa層との間の接合面に対応する推移領域が続く。第3領域は、TaN層であり、25%の窒素を概略的に有する。
【図2】図2は、タンタル上層内のシート抵抗における(複層膜において)タンタル層内で使用されたバイアスの影響を示す。(三角):ピーク強度、(四角):均一性、(菱形):Rs(Rsはシート抵抗)。
【図3】図3は、タンタル被覆層内の窒素濃度における(複層膜において)タンタル層内で使用されたバイアスの影響を示す。(四角):Rs、(菱形):濃度、タンタル被覆層における窒素濃度(%):Rs(Rsはシート抵抗)。
【図4】図4は、タンタル被覆層内の窒素濃度における(複層膜において)タンタル層内で使用されたバイアスの影響を示し、これらの影響は、磁石1と磁石2の状態との間で別個に比較されている。
【図5】図5は、CVDのTiSiN上にPVDのTaを堆積することによりアルファ・タンタル膜が形成されることを例証するX線回折装置(XRD)の結果を示す。XRDスペクトラムは、38.5°と55.6°でピークを示し、これらはアルファ・タンタルの特徴である。
【図6】図6は、CVDのTiN上にPVDのTaを堆積することによりアルファ・タンタル膜が形成されることを例証するX線回折装置(XRD)の結果を示すが、これは、XRDスペクトラムでアルファピークにより表示されている。
【図7】図7は、SiO2上にPVDのTaを堆積することにより膜が形成されることを例証するX線回折装置(XRD)の結果を示す。

Claims (24)

  1. アルファ・タンタル膜を半導体ウエハ上に堆積する方法において:
    ウエハ上に窒化タンタル膜を堆積するステップと;
    ウエハ・バイアスを使用して、前記窒化タンタル膜を覆ってタンタル膜を堆積するステップであって、前記タンタル膜がアルファ相である場合にアルファ・タンタル膜が前記ウエハ上に堆積される前記ステップと;
    を備える、前記方法。
  2. 前記タンタル膜を堆積するステップは:
    ウエハ・バイアスを使用して、前記窒化タンタル膜を覆ってタンタル膜を堆積するステップであって、前記タンタル膜がアルファ相である、前記ステップと;
    前記タンタル膜を凝集させ、それにより、アルファ・タンタル膜が前記ウエハ上に堆積されるステップと;
    を更に備える、請求項1記載の方法。
  3. 前記ウエハ・バイアスは、約100Wから約500Wである、請求項2記載の方法。
  4. 前記ウエハ・バイアスは、約300Wから約500Wである、請求項3記載の方法。
  5. 前記アルファ・タンタル膜は、600℃未満の温度で堆積される、請求項1記載の方法。
  6. 前記アルファ・タンタル膜は、室温で堆積される、請求項5記載の方法。
  7. 半導体ウエハ上にCuバリア及びシード層を堆積する方法において:
    ウエハ上に窒化タンタル層を堆積するステップと;
    ウエハ・バイアスを使用して、前記窒化タンタル層を覆ってタンタル層を堆積するステップであって、前記タンタル層がアルファ相である場合、それにより、前記ウエハ上にアルファ・タンタル・バリア層を堆積する、前記ステップと;
    前記アルファ・タンタル・バリア層を覆ってCuシード層を堆積し、それにより、Cuバリア及びシード層が前記ウエハ上に堆積されるステップと;
    を備える、前記方法。
  8. 前記タンタル層を堆積するステップは:
    ウエハ・バイアスを使用して、前記窒化タンタル層を覆ってタンタル層を堆積するステップであって、前記タンタル膜がアルファ相である、前記ステップと;
    前記タンタル層を凝集させ、それにより、アルファ・タンタル膜が前記ウエハ上に堆積されるステップと;
    を更に備える、請求項7記載の方法。
  9. 前記ウエハ・バイアスは、約100Wから約500Wである、請求項8記載の方法。
  10. 前記ウエハ・バイアスは、約300Wから約500Wである、請求項9記載の方法。
  11. 前記アルファ・タンタル層は、600℃未満の温度で堆積される、請求項7記載の方法。
  12. 前記アルファ・タンタル層は、室温で堆積される、請求項11記載の方法。
  13. アルファ・タンタル膜を半導体ウエハ上に堆積する方法において:
    第1チャンバ内で、ウエハ上に窒化タンタル膜を堆積するステップと;
    前記窒化タンタル膜を用いて堆積された前記ウエハを第2チャンバに移送するステップと;
    前記第2チャンバ内で、前記窒化タンタル膜を覆ってタンタル膜を堆積するステップであって、前記タンタル膜はアルファ相である場合、それにより、アルファ・タンタル膜が前記ウエハ上に堆積される、前記ステップと;
    を備える、前記方法。
  14. 前記第1チャンバは、イオン化金属プラズマチャンバであり、前記第2チャンバは、イオン化金属プラズマチャンバと自己イオン化プラズマチャンバから成る群から選択される、請求項13記載の方法。
  15. 前記タンタル膜は、ウエハ・バイアスを使用して前記第2チャンバ内で堆積される、請求項13記載の方法。
  16. 前記第1チャンバ及び前記第2チャンバは、自己イオン化プラズマチャンバである、請求項15記載の方法。
  17. 半導体ウエハ上にCuバリア及びシード層を堆積する方法において:
    第1チャンバ内で、ウエハ上に窒化タンタル層を堆積するステップと;
    前記タンタル層を用いて堆積された前記ウエハを第2チャンバに移送するステップと;
    前記第2チャンバ内で、前記窒化タンタル層を覆ってタンタル層を堆積するステップであって、前記タンタル層がアルファ相である場合、それにより、前記ウエハ上にアルファ・タンタル・バリア層を堆積する、前記ステップと;
    Cuバリア及びシード層が前記ウエハ上に堆積されるように前記アルファ・タンタル・バリア層を覆ってCuシード層を堆積するステップと;
    を備える、前記方法。
  18. 前記第1チャンバは、イオン化金属プラズマチャンバであり、前記第2チャンバは、イオン化金属プラズマチャンバと自己イオン化プラズマチャンバから成る群から選択される、請求項17記載の方法。
  19. 前記タンタル膜は、ウエハ・バイアスを使用して前記第2チャンバ内で堆積される、請求項17記載の方法。
  20. 前記第1チャンバ及び前記第2チャンバは、自己イオン化プラズマチャンバである、請求項19記載の方法。
  21. アルファ・タンタル膜を半導体ウエハ上に堆積する方法において:
    CVD用チャンバ内で、ウエハ上に第1膜を堆積するステップと;
    前記第1膜を用いて堆積された前記ウエハをPVD用チャンバに移送するステップと;
    前記PVD用チャンバ内で前記第1膜を覆ってタンタル膜を堆積するステップであって、前記タンタル膜がアルファ相である場合、それにより、アルファ・タンタル膜が前記ウエハ上に堆積される、前記ステップと;
    を備える、前記方法。
  22. 前記第1膜は、TiN、TiSiN、TaN、W、WxNから成る群から選択される、請求項21記載の方法。
  23. 前記PVD用チャンバは、イオン化金属プラズマチャンバまたは自己イオン化プラズマチャンバである、請求項21記載の方法。
  24. 前記第1膜を用いて堆積された前記ウエハは、真空内で前記PVD用チャンバに移送される、請求項21記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005298975A (ja) * 2004-04-15 2005-10-27 Hewlett-Packard Development Co Lp タンタル層を形成する方法及びタンタル層を用いる装置
JP2011516728A (ja) * 2008-04-03 2011-05-26 オーシー オリコン バルザース エージー スパッタリング装置および金属化構造体を製造する方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253109B2 (en) 1997-11-26 2007-08-07 Applied Materials, Inc. Method of depositing a tantalum nitride/tantalum diffusion barrier layer system
WO2003009372A2 (en) * 2001-07-20 2003-01-30 Applied Materials, Inc. Low resistivity tantalum nitride/tantalum bilayer stack
US7294241B2 (en) 2003-01-03 2007-11-13 Chartered Semiconductor Manufacturing Ltd. Method to form alpha phase Ta and its application to IC manufacturing
US20050037613A1 (en) * 2003-08-14 2005-02-17 Stephan Grunow Diffusion barrier for copper lines in integrated circuits
US20070280848A1 (en) * 2004-03-24 2007-12-06 Jagdish Narayan Methods Of Forming Alpha And Beta Tantalum Films With Controlled And New Microstructures
US8039394B2 (en) * 2009-06-26 2011-10-18 Seagate Technology Llc Methods of forming layers of alpha-tantalum

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0751566A3 (en) * 1995-06-30 1997-02-26 Ibm Metal thin film barrier for electrical connections
US6139699A (en) * 1997-05-27 2000-10-31 Applied Materials, Inc. Sputtering methods for depositing stress tunable tantalum and tantalum nitride films

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005298975A (ja) * 2004-04-15 2005-10-27 Hewlett-Packard Development Co Lp タンタル層を形成する方法及びタンタル層を用いる装置
US7445810B2 (en) 2004-04-15 2008-11-04 Hewlett-Packard Development Company, L.P. Method of making a tantalum layer and apparatus using a tantalum layer
JP4533221B2 (ja) * 2004-04-15 2010-09-01 ヒューレット−パッカード デベロップメント カンパニー エル.ピー. タンタル層を形成する方法及びタンタル層を用いる装置
JP2011516728A (ja) * 2008-04-03 2011-05-26 オーシー オリコン バルザース エージー スパッタリング装置および金属化構造体を製造する方法

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