KR100742243B1 - 두 반도체 요소간의 전기전도성 접합 형성 방법 - Google Patents
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Abstract
본 발명은 열처리에 의하여 제 1 반도체 요소(10)의 일면과 제 2 반도체 요소(12)의 일면을 전기전도성 접합시키는 방법에 관한 것이다. 상기 방법은 상기 열처리 동안 결합하여 상기 두 일면 사이에 전기전도성 결합을 제공하는 적어도 하나의 중간물질층(11, 15, 16, 13)을 사이에 두고 상기 일면들을 서로에 대하여 누르는 단계와, 상기 열처리를 수행하는 단계를 포함한다. 상기 중간물질층(11, 15, 16, 13)은 상기 열처리동안 상기 반도체 요소(10, 12)와 반응 생성물을 유발하지 않는 것이 선택되어진다. 예를 들어, 상기 제 1 및 제 2 반도체 요소(10, 12)는 SiC이고, 상기 중간층은 텅스텐층(11, 13)과 실리콘층(15, 16)을 포함하고, 결과적인 혼합물(14)은 WSi2를 포함한다.
Description
본 발명은 두 반도체 요소간의 전기전도성 접합 형성 방법에 관한 것이다.
마이크로-일렉트로닉스(micro-electronics) 분야에서는 반도체 물질의 박막을 지지체(support) 상으로 전달하는 일이 종종 행해진다. 이것은 특히 GaAs 상에 구현되는 소자의 경우에 그러하다. 이 때 GaAs의 박막으로 이루어진 기판을 실리콘 지지체 상에 놓는 것이 바람직하다. 이러한 해법은 몇가지 장점을 제공한다. GaAs는 실리콘에 비하여 값비싼 물질이기 때문에 제조비용을 낮출 수 있다. 그리고 GaAs는 깨지기 쉬워서 매우 신중하게 취급해야 하기 때문에 취급을 단순화할 수 있다. 또한 실리콘이 GaAs보다 가볍기 때문에 부품들의 질량을 감소시킬 수 있다. 질량의 감소는 우주 응용 분야에 중요한 인자이다.
이러한 전달은 일반적으로 산화막을 이용해서 제어하기가 용이한 접합에 의하여 왔다. 그러나, 산화막을 이용한 접합은 박막이 지지체로부터 절연된다는 특징을 갖는다. 이에 따라, 어떤 응용을 위해서는 기판을 관통하는 수직의 전기전도 상태를 확립할 필요가 있다. 이것은 특히 실리콘 지지체 상에 형성된 SiC 박막 상에 구현되는 다이오드와, 실리콘 상에 GaAs를 증착하여 제조한 태양전지의 경우에 그 러하다.
뿐만 아니라, 어떤 종류의 트랜지스터(예를 들어, 침투성 베이스 또는 금속 베이스를 갖는 트랜지스터)는 그들이 제조된 반도체 층의 하부에 금속층이 매립되어질 것을 요구한다. 이러한 종류의 층은 제조하기가 어렵고, 전기전도성 접합이 이러한 구조를 제조하는 가장 간단한 방법이다.
두 실리콘 판을 접합하기 위한 여러 가지 방법에 제안되어 왔다. 예를 들어, K. LJUNGBERG 등의 발표논문 "Buried Cobalt Silicide Layers in Silicon Created by Wafer Bonding"(J. Electrochem. Soc., Vol. 141, No. 10, October 1994, pages 2829-2833에 게재), Zhi Xiong Xiao 등의 발표논문 "Low Temperature Silicon Wafer to Wafer Bonding with Nickel Silicide"(J. Electrochem. Soc., Vol. 145, No. 4, April 1998, pages 1360-1362에 게재) 등이 있다. 이러한 모든 해법들은 금속과 반도체 물질의 반응을 이용하여, 판끼리 접합되어질 면에 증착한 금속으로부터 실리사이드를 형성하는 단계를 포함한다. 이러한 해법들은 두 가지 단점이 있다. 첫째, 실리사이드가 형성되면서 반도체 박막의 일부가 소모된다. 이것은 매우 얇은 박막의 경우에 불리하다. 둘째, 금속이 반도체 속으로 확산하기 때문에 그것의 물성을 저하시킨다. 이것은 특히 니켈을 사용할 경우에 그러하다. 뿐만 아니라, 형성된 합성물은 고온에서 안정하지 못하다. 이 때문에 접합 이후에 수행하는 열처리의 가능성이 제한된다. 접합 후에 고온(SiC의 경우 1600℃ 수준)을 필요로 하는 에피택시를 수행하고자 할 경우에는 이러한 두 가지 단점은 매우 중요할 수 있다.
위에 언급한 단점들을 해결하기 위하여, 본 발명에 따르면, 전기전도적으로 연결되어야 할 두 반도체 요소 중의 적어도 하나와 반응하지 않는 하나 이상의 층을 사용한 접합을 이용하는 것이 제안된다.
따라서, 본 발명의 주제는 열처리에 의하여 제 1 반도체 요소의 일면과 제 2 반도체 요소의 일면을 전기전도성 접합시키기 위한 방법이다. 이 방법은,
- 상기 열처리 동안 결합하여 상기 두 일면 사이에 전기전도성 접합을 제공하는 적어도 한 층 이상의 물질을 상기 제 1 반도체 요소의 상기 일면과 상기 제 2 반도체 요소의 상기 일면 상에 증착하는 단계,
- 상기 증착된 물질층을 사이에 두고 상기 일면들을 서로에 대하여 가하는 단계, 및
- 상기 열처리를 수행하는 단계를 포함한다. 상기 제 1 반도체 요소의 일면에 증착된 물질층과 상기 제 2 반도체 요소의 일면에 증착된 물질층은, 상기 열처리동안 고상 반응하여 상기 제 1 반도체 요소 및 제 2 반도체 요소에 대하여 온도에 안정한 혼합물을 형성하도록 선택되어지고, 상기 열처리는 상기 증착된 물질과 적어도 하나의 상기 반도체 요소간에 반응 생성물을 유발하지 않는다.
일 실시예에 따르면, 상기 제 1 반도체 요소의 일면에 증착된 층의 물질은 상기 제 2 반도체 요소의 일면에 증착된 층의 물질과 다르고, 상기 열처리는 상기 제 1 및 제 2 반도체 요소와 어떠한 반응 생성물도 유발하지 않는 혼합물을 형성한다.
다른 실시예에 따르면, 상기 물질층 중의 하나는 두텁게 증착되어서, 다른 물질층과 접하고 있는 부분은 접하고 있는 상기 다른 물질층과 반응하여 상기 안정한 혼합물을 형성한다. 그리고, 상기 반도체 요소에 접하여 있는 부분은 상기 반도체 요소와 열처리 동안 반응하여 오믹 접합을 이루는 막을 형성한다.
상기 증착된 물질층 사이에 산화막이 제공되어질 수도 있다. 상기 산화막은 상기 물질층 중 적어도 하나와 반응하도록 선택되며, 상기 산화막의 두께와 상기 산화막과 반응하는 물질층의 두께는 형성된 산화막의 형상이 고립된 침전물의 형상이 되어서 전기전도성 접합에는 실질적으로 해를 끼치지 않는 정도이다. 상기 산화막은 상기 증착된 물질층 중의 어느 하나 또는 둘 모두에 증착될 수 있다. 예를 들어, 진공 증착 또는 졸-겔 타입 증착에 의하여 증착될 수 있다.
접합을 향상시키기 위하여, 상기 제 1 및 제 2 반도체 요소는 상기 열처리동안 서로에 대하여 가압될 수 있다.
전기전도성 접합은 동일한 물질의 혼합으로부터 얻어질 수 있다. 예를 들어, 상기 제 1 반도체 요소는 SiC이고, 상기 제 2 반도체 요소는 SiC이며, 두 반도체 요소간에 개재된 층은 상기 제 1 반도체 요소의 일면 상에 형성된 텅스텐층과 실리콘층을 포함하고, 상기 제 2 반도체 요소의 상기 일면 상에 형성된 텅스텐층과 실리콘층을 포함하며, 상기 열처리 후에 형성된 혼합물은 WSi2를 포함한다.
상기 반도체 요소 중의 하나가 박막인 경우, 상기 방법은 이 박막을 기판의 잔여 부분으로부터 분리하고자 하는 기판의 표면으로 정의하는 예비적 단계를 포함할 수 있다. 첫번째 실시예에 따르면, 상기 예비적 단계 동안 상기 기판은 지지체, 희생층 및 박막을 적층하여 형성되고, 상기 기판의 잔여 부분으로부터 상기 박막의 분리는 접합 형성 이후 상기 희생층의 용해로부터 얻어진다. 두번째 실시예에 따르면, 상기 예비적 단계 동안 상기 박막은 이온 주입에 의하여 얻어진 미세공동(micro-cavaties)층에 의해 상기 기판에 속박되고, 상기 기판의 잔여부분으로부터 상기 박막의 분리는 접합 열처리 또는 특정 열처리 또는 기계적 힘을 가하는 것 또는 열처리와 기계적 힘을 가하는 것의 조합에 연속한다.
본 발명의 장점들과 특징들은, 비제한적이고 예시적인 목적으로 제공되는 다음의 설명을 고려한다면 보다 빠르게 자명해질 것이다. 첨부된 도면을 참조하여 설명한다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따라 두 반도체 요소간의 전기전도성 접합을 형성하는 방법을 설명한다.
도 2a 내지 도 2e는 본 발명의 제 2 실시예에 따라 두 반도체 요소간의 전기전도성 접합을 형성하는 방법을 설명한다.
도 3a 내지 도 3d는 본 발명의 제 3 실시예에 따라 두 반도체 요소간의 전기전도성 접합을 형성하는 방법을 설명한다.
본 발명은 전기전도적으로 연결되어야 할 두 반도체 요소 중의 하나 또는 다른 하나와 반응하지 않는 하나 이상의 층을 사용한 접합 형성 방법을 제안한다.
본 발명에 따르면, 접합되어질 두 요소 사이에 개재되는 물질은 열처리 동안 반응하여 이들 요소에 비해 고온, 특히 열처리 온도보다 높은 온도에서도 안정한 혼합물을 형성한다. 이렇게 고온에서 안정한 성질은, 요소가 SiC로 형성되고 그 둘 중 하나에 에피택시 공정이 수행될 경우에 특히 중요하다.
본 발명에 따른 방법에서는 확산장벽층이 사용될 수는 있지만 그 사용을 필수적으로 요구하지는 않는다.
개재되는 물질은
- W(또는 W 기반의 합성물)/Si
- W(또는 W 기반의 합성물)/Si/W(또는 W 기반의 합성물)인 것이 바람직하다.
개재되는 층들의 두께는 일반적으로 모두 반응하여 안정한 새로운 물질을 형성할 수 있도록 하는 정도이다. 그러나, 어떤 경우에 있어서는, 적어도 물질층 중의 하나를 두텁게 증착하는 것이 유리할 수 있다. 이렇게 두텁게 증착된 물질은 접하고 있는 요소와 열처리 동안 반응하여 오믹 접합을 이루는 막을 형성한다.
예를 들어, 접합되어질 요소가 SiC로 이루어지고 개재되는 물질은 W와 Si인 경우, 개재되는 모든 물질이 반응되기 위해서는 W층(들)에 대한 Si층(들)의 두께 비는 2.5에 가까워야 균일한 WSi2를 얻을 수 있다. 반응할 수 있는 두터운 두께를 얻기 위해서는, 두께비가 2.5보다 약간 낮아야 한다. 이것은 WSi와 WC 기반의 박막을 형성하게 하는데 WC 또한 고온에서 안정하다.
동역학적 접근에 따라, 사용되는 물질은 소자 제조공정 동안 사용되는 온도 또는 두 반도체 요소간의 접합을 위한 열처리 이후 사용되는 온도에서 상기 반도체 요소 중 어느 하나 또는 다른 하나와 열역학적으로 안정한 물질이어야 한다. 예를 들어, 실리콘 카바이드를 실리콘 카바이드에 전달하기 위해서, SiC 요소/W층/Si층- Si층/W층/SiC의 적층체가 사용될 수 있다. 여기서 실리콘은 무정형이거나 결정형일 수 있다. 열처리 동안, 텅스텐은 실리콘과 반응하여 WSi2를 형성한다. SiC/W(0.1 ㎛ 두께)/Si(0.25 ㎛ 두께)-Si(0.25 ㎛ 두께)/W(0.1 ㎛ 두께)/SiC 구조를 이용하면, SiC/WSi2/SiC가 얻어진다. 실리콘과 텅스텐의 반응을 포함하는 반응은 650℃부터 시작되며, SiC 박막이 소모되지 않는다. 이 시스템은 1600℃ 이상에서도 안정하다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예를 설명하기 위한 단면도이다. 본 실시예에서의 접합은 동역학적 접근에 의해 이루어진다. 도 1a는 SiC판(10) 상에 텅스텐층(11)과 실리콘층(15)이 차례로 적층된 것을 도시한다. 도 1b는 SiC판(12) 상에 텅스텐층(13)과 실리콘층(16)이 차례로 적층된 것을 도시한다. 도 1c는 도 1a 및 도 1b에 나타낸 구조가 결합된 것을 도시한다. 이러한 구조들은 그들의 층(15, 16)을 통해 접촉된다. 650℃ 이상의 열처리 이후, 도 1d에 나타낸 바와 같은 결과물이 얻어진다. SiC판(10)과 SiC판(12)은 그들 사이에 형성된 중간층(14)에 의하여 전기전도성 접합을 이룬다. 이 중간층(14)은 WSi2를 포함한다.
이러한 전기전도성 접합은 반도체 박막을 반도체 지지체 상에 접합할 때에 사용될 수 있다. 이러한 박막을 얻기 위해서, 두 개의 결합된 판 중의 하나의 두께를 감소시킬 수 있다. 이것은 두 가지 큰 단점을 갖는다. 하나는, 박막 두께를 통틀어 균일한 박막을 얻는 것이 어렵다는 것이다. 다른 하나는, 이 박막을 제공하는 반도체 판의 잔여 부분에서 손실이 발생한다는 것이다. 본 발명은 이러한 단점들을 해결할 수 있다. 그 첫번째 해법은 희생층을 사용하는 것이다. 두번째 해법은 이온 주입에 의한 벽개(cleavage) 방법을 채용하는 것이다.
도 2a 내지 도 2e는 본 발명의 제 2 실시예에 따라 두 반도체 요소간의 전기전도성 접합을 형성하는 방법을 설명하는 단면도이다. 본 실시예는 반도체 SiC판과, 희생층의 용해에 의해 얻어진 SiC 박막의 동역학적 접근에 의한 것이다. 도 2a는 실리콘판(30) 상에 희생층(31)으로 이용될 실리콘산화막 또는 실리콘질화막이 형성된 것을 도시한다. 희생층(31)은 박막을 제공할 SiC층(32), 텅스텐층(33) 및 실리콘층(37)으로 순차 피복된다. 도 2b는 SiC판(34) 상에 텅스텐층(35) 및 실리콘층(38)이 순차 피복된 것을 도시한다. 도 2c는 도 2a와 도 2b에 나타낸 구조의 결합 상태를 나타낸다. 이러한 구조들은 그들의 층(37, 38)을 통해 접촉된다. 650℃ 이상의 열처리 이후, 도 2d에 나타낸 바와 같은 결과물이 얻어진다. SiC층(32)과SiC판(34)은 그들 사이에 형성된 중간층(36)에 의하여 전기전도성 접합을 이룬다. 중간층(36)은 WSi2를 포함한다. 다음에, 공지된 바에 따라 상기 희생층을 용해시키면, 도 2e에 도시되어 있는 구조, 즉 SiC 지지체에 전기전도성 접합된 SiC 박막이 얻어지고, 재사용할 수 있는 실리콘 기판도 얻어진다.
도 3a 내지 도 3d는 본 발명의 제 3 실시예에 따라 두 반도체 요소간의 전기전도성 접합을 형성하는 방법을 설명한다. 본 실시예는, 반도체 SiC판과 이온 주입 이후의 벽개에 의해 얻어진 SiC 박막의 동역학적 접근에 의한다. 도 3a는 SiC판(50)을 도시한다. 그 내부에는 SiC판(50)의 일면에 이온 주입을 수행하여 형성한 미세공동층(51)이 존재한다. 미세공동층(51)은 FR-A-2 681 472 문서에 개시되어 있는 방법에 따라 형성한다. 판(50)의 이온 주입된 면 상에 텅스텐층(52)과 실 리콘층(57)이 연속적으로 증착된다. 도 3b는 SiC판(53) 상에 텅스텐층(54)과 실리콘층(58)이 순차 피복된 것을 도시한다. 도 3c는 도 3a와 도 3b에 나타낸 구조의 결합 상태를 나타낸다. 이러한 구조들은 그들의 층(57, 58)을 통해 접촉된다. 열처리 이후, 도 3d에 나타낸 바와 같은 결과물이 얻어진다. 열처리에 의해 미세공동층을 따라 판(50)에서 벽개가 일어난다. SiC 박막(55)은 남겨지고, WSi2를 포함하는 중간층(56)에 의하여 SiC 박막(55)과 SiC판(53)은 전기전도성 접합을 이룬다. 판(50)의 잔여 부분은 재사용될 수 있다.
접합을 향상시키기 위해, 접촉된 구조들 사이에 압력이 가해질 수 있다. 또한 가압과 연대하든지 아니든지, 두 구조 중의 어느 일면에 산화물의 박막을 사용하여 접합에 필요한 압력을 감소시키거나, 또는 가압 자체를 생략할 수 있다. 이러한 산화막은 수 Å 단위로 얇아야 하고, 접합 물질 중 적어도 하나와 반응하여 공정 마지막 단계에 전기전도성을 방해하지 않는 침전물을 형성해야 한다. 열처리 동안, 산화물의 박막은 제공된 금속과 반응한다. 금속이 충분히 전기 양성적이면, 고립된 침전물 형태의 금속산화막이 형성된다. 특히 티타늄을 사용하면, 티타늄이 SiO2 산화막과 반응하여 TiO2를 형성하면서 실리콘을 방출한다. 따라서, SiC/SiO2(0.01 ㎛ 두께)-SiO2(0.01 ㎛ 두께)/Ti(0.1 ㎛ 두께)/Si의 적층체는 SiC(TiSi2 + TiOx)/Si의 구조를 제공한다. 실리콘과 티타늄의 반응, 티타늄에 의한 SiO2의 환원을 포함하는 반응은 1000℃ 부근에서 일어나고, SiC 박막은 소모되지 않 는다. TiO2가 연속적인 층을 형성하지 않도록 SiO2는 반드시 얇아야 한다. 이 시스템은 1330℃(TiSi2와 Si가 반응하는 공융온도)까지는 안정하다.
이상의 설명은 다른 요소들간의 접합에도 이용될 수 있다. 따라서, 예를 들면, 사파이어 또는 SiC 기판에 에피택시로 성장된 GaN과 SiC 기판 사이에, W와 Si를 각각 포함하는 적어도 두 개의 물질층을 개재시켜 이들을 접합할 수 있다.
Claims (13)
- 열처리에 의하여 제 1 반도체 요소(10, 32, 55)의 일면과 제 2 반도체 요소(12, 34, 53)에 포함된 SiC막(SiC film)의 일면을 전기전도성 접합시키기 위한 방법으로서,상기 열처리 동안 결합하여 상기 두 일면 사이에 전기전도성 접합을 제공하는 층을 형성하기 위해, 반도체 물질 또는 텅스텐에서 선택된 물질의 하나 또는 그 이상의 층을 상기 제 1 반도체 요소의 상기 일면에 증착하고 반도체 물질 또는 텅스텐에서 선택된 물질의 하나 또는 그 이상의 층을 상기 SiCa막의 상기 일면 상에 증착하는 단계로서, 상기 제 1 반도체 요소 및 상기 SiC막 상에 증착된 상기 층들의 하나 또는 그 이상은 텅스텐을 포함하는, 증착 단계;상기 제 1 반도체 요소 및 상기 SiC막 상에 증착된 상기 층들을 사이에 두고 상기 일면들을 서로에 대하여 대면시키는 단계; 및상기 열처리를 650℃ 또는 그 이상에서 수행하는 단계를 포함하고,상기 제 1 반도체 요소의 상기 일면에 증착된 층(11, 15, 33, 37, 52, 57)과 상기 SiC막의 상기 일면에 증착된 층(13, 16, 35, 38, 54, 58)은 상기 열처리동안 고상 반응하여, 상기 제 1 반도체 요소(10, 32, 55)와 상기 SiC막(12, 34, 53) 각각의 열처리 온도보다 높은 온도에서 안정한 혼합물을 형성하도록 선택되어지고, 상기 열처리는 상기 증착된 물질과 상기 SiC막간에 반응 생성물을 유발하지 않는 것을 특징으로 하는 전기전도성 접합 형성 방법.
- 제 1 항에 있어서, 상기 제 1 반도체 요소의 상기 일면에 증착된 층의 물질은 상기 SiC막의 상기 일면에 증착된 층의 물질과 다른 것을 특징으로 하는 전기전도성 접합 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 반도체 요소 또는 상기 SiC막 상에 증착된 상기 물질의 층들 중 하나는 두텁게 증착되어서, 다른 층과 접하고 있는 부분은 접하고 있는 다른 층과 반응하여 상기 안정한 혼합물을 형성하고, 상기 제 1 반도체 요소 또는 상기 SiC막에 접하여 있는 부분은 상기 제 1 반도체 요소와 상기 열처리 동안 반응하여 오믹 접합을 이루는 막을 형성하는 것을 특징으로 하는 전기전도성 접합 형성 방법.
- 제 1 항에 있어서, 상기 제 1 반도체 요소 또는 상기 SiC막 상에 증착된 상기 물질의 층 사이에 산화막이 제공되고, 상기 산화막은 상기 물질의 층 중 하나 또는 그 이상과 반응하도록 선택되며, 상기 산화막의 두께와 상기 산화막과 반응하는 상기 물질의 층의 두께는 형성된 산화막의 형상이 고립된 침전물의 형상이어서 전기전도성 접합에는 실질적으로 해를 끼치지 않는 정도인 것을 특징으로 하는 전기전도성 접합 형성 방법.
- 제 4 항에 있어서, 상기 산화막은 상기 제 1 반도체 요소 또는 상기 SiC막 상에 증착된 물질의 층들 중의 어느 하나 또는 둘 모두에 증착되는 것을 특징으로 하는 전기전도성 접합 형성 방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 반도체 요소는 상기 열처리동안 서로에 대하여 가압되는 것을 특징으로 하는 전기전도성 접합 형성 방법.
- 제 1 항에 있어서, 상기 제 1 반도체 요소는 SiC이고, 상기 제 2 반도체 요소는 SiC이며, 상기 제 1 및 제 2 반도체 요소 사이에 개재된 층은 상기 제 1 반도체 요소의 상기 일면 상에 형성된 텅스텐층과 실리콘층이고, 상기 제 2 반도체 요소의 상기 일면 상에 형성된 텅스텐층과 실리콘층이며, 상기 열처리 후에 형성된 혼합물은 WSi2인 것을 특징으로 하는 전기전도성 접합 형성 방법.
- 제 1 항, 제 2 항, 제 4 항 내지 제 7 항 중 어느 하나의 항에 있어서, 상기 방법은 상기 SiC막을 기판의 잔여 부분으로부터 분리하고자 하는 기판의 표면으로 정의하는 예비적 단계를 포함하는 것을 특징으로 하는 전기전도성 접합 형성 방법.
- 제 8 항에 있어서, 상기 예비적 단계 동안, 상기 기판은 지지체(30), 희생층(31) 및 상기 SiC막(32)을 적층하여 형성되고, 상기 기판의 잔여 부분으로부터 상기 SiC막의 분리는 접합 형성 이후 상기 희생층(31)의 용해로부터 얻어지는 것을 특징으로 하는 전기전도성 접합 형성 방법.
- 제 8 항에 있어서, 상기 예비적 단계 동안, 상기 SiC막은 이온 주입에 의하여 얻어진 미세공동층(51)에 의해 상기 기판(50)에 속박되고, 상기 기판의 잔여부분으로부터 상기 SiC막의 분리는 접합 열처리 또는 특정 열처리 또는 기계적 힘을 가하는 것 또는 열처리와 기계적 힘을 가하는 것의 조합에 연속하는 것을 특징으로 하는 전기전도성 접합 형성 방법.
- 제 3 항에 있어서, 상기 방법은 상기 SiC막을 기판의 잔여 부분으로부터 분리하고자 하는 기판의 표면으로 정의하는 예비적 단계를 포함하는 것을 특징으로 하는 전기전도성 접합 형성 방법.
- 제 11 항에 있어서, 상기 예비적 단계 동안, 상기 기판은 지지체(30), 희생층(31) 및 상기 SiC막(32)을 적층하여 형성되고, 상기 기판의 잔여 부분으로부터 상기 SiC막의 분리는 접합 형성 이후 상기 희생층(31)의 용해로부터 얻어지는 것을 특징으로 하는 전기전도성 접합 형성 방법.
- 제 11 항에 있어서, 상기 예비적 단계 동안, 상기 SiC막은 이온 주입에 의하여 얻어진 미세공동층(51)에 의해 상기 기판(50)에 속박되고, 상기 기판의 잔여부분으로부터 상기 SiC막의 분리는 접합 열처리 또는 특정 열처리 또는 기계적 힘을 가하는 것 또는 열처리와 기계적 힘을 가하는 것의 조합에 연속하는 것을 특징으로 하는 전기전도성 접합 형성 방법.
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