JP3702018B2 - 第１の基板を第２の基板上へ固定する方法及び三次元回路装置の製造方法 - Google Patents

第１の基板を第２の基板上へ固定する方法及び三次元回路装置の製造方法 Download PDF

Info

Publication number
JP3702018B2
JP3702018B2 JP32097595A JP32097595A JP3702018B2 JP 3702018 B2 JP3702018 B2 JP 3702018B2 JP 32097595 A JP32097595 A JP 32097595A JP 32097595 A JP32097595 A JP 32097595A JP 3702018 B2 JP3702018 B2 JP 3702018B2
Authority
JP
Japan
Prior art keywords
substrate
metal
pattern
gallium
substrates
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP32097595A
Other languages
English (en)
Other versions
JPH08236929A (ja
Inventor
パムラー ウエルナー
シユワルツル ジークフリート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPH08236929A publication Critical patent/JPH08236929A/ja
Application granted granted Critical
Publication of JP3702018B2 publication Critical patent/JP3702018B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Combinations Of Printed Boards (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、第１の基板を第２の基板上へ固定するための方法及び三次元回路装置の製造方法に関する。
【０００２】
【従来の技術】
種々の技術的用途において基板は強固に相互に結合される必要がある。すなわち例えばチップマウントの際、個々の半導体チップは担持体又はヒートシンク上に固定されなければならない。
【０００３】
他の用途は三次元集積である。これには集積回路、センサパターンなどが含まれ、種々の基板材料から構成することができる及び／又は種々の技術で製造することができる基板は、それぞれ数１０μｍの薄さまで研削され、スタックとも称される積層体として配設される。垂直方向に接触部が形成され、この接触部を介して回路パターンが種々異なった基板内で相互に結合される。このようなデバイス積層体は外見上は新しい半導体モジュールと見做される。積層体内で隣接する基板は上下に強固に相互結合されなければならない。その際隣接する基板の重なり合った接触部間の結合も同様に形成される必要がある。
【０００４】
ヨーロッパ特許出願公開第０６１０７０９号公報（＝特開平６−２６０５９４号公報）では、三次元回路装置の基板の結合及びスルーホールメッキを行うために高融点の金属間化合相を使用することが提案されている。この金属間化合相は２つの金属成分から成る混合体から形成され、その２つの金属成分のうち、加工温度では一方は液状成分でありかつ他方は固体成分であり、また固体成分は液状成分内へ溶解し、このことにより混合体が硬化する。相ダイアグラムにおいて固相線を越えると、混合体は完全に固化する。このような金属間化合相は液状成分が水銀から構成されている場合にはアマルガムと称される。この公報記載の方法では液状成分はしかしながら水銀に限定されていない。液状成分は特に水銀、ガリウム又はインジウムから構成することができる。混合体は隣接する基板内にそれぞれ形成されかつ基板を重ねた際に重なり合う窪み内に入れられている。この窪みに液状成分が注入される。過剰の材料は振るい落としによって又は交流電磁界内で除去される。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、特に三次元回路装置の製造に適し、僅かな費用で実施可能であり、両基板間の結合の形成を確実に制御できる、高融点の金属間化合相を使用して第１の基板を第２の基板上へ固定する方法を提供することにある。
【０００６】
【課題を解決するための手段】
この課題は本発明によれば、第１の基板は第１の主面の領域に導電パターン及び誘電体材料から成る絶縁パターンを含み、有機金属化合物の使用の下に気相からの析出によって導電パターンの表面上に選択的にガリウムが析出され、第１の基板はこの第１の基板の第１の主面が第２の基板の第２の主面に接するように第２の基板と重ねられ、第２の基板の第２の主面上には、両基板を重ねる前に、ガリウムと共に金属間化合相を形成する金属から成る金属パターンが形成され、その金属間化合相は純ガリウムならびに純金属の融点以上の融点を有し、第２の基板上での金属パターンの配置は第１の基板上での導電パターンの配置に相応し、両基板を重ねると金属パターンはガリウムによって被覆された導電パターンに対向し、ガリウムが前記金属に混合されることによって金属間化合相が形成され、この金属間化合相が両基板間の強固な結合を形成することによって解決される。
【０００７】
本発明の実施態様は請求項２以降に記載されている。
【０００８】
本発明による方法においては、加工温度で液状である金属成分としてガリウムが使用される。ガリウムは２９．８℃の融点を有している。ガリウムは本発明による方法においては誘電体材料から成る絶縁パターンによって包囲された導電パターン上へ選択的析出によって施される。導電パターンは金属、金属ケイ化物又はドープされたシリコンから形成することができる。
【０００９】
ガリウムの析出は有機金属化合物を使用して気相から行われる。有機金属化合物としては特に、化学式Ｇａ（ＣnＨ2n+1）3（ｎは０より大きい整数）を持つトリアルキルガリウムが使用される。トリアルキルガリウム、特にトリメチルガリウム又はトリエチルガリウムはＣＶＤ法においてはＩＩＩ−Ｖ族半導体膜を製造するための出発材料として知られている（エル・エム・フラース（L.M.Fraas)他著“Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．」第Ｂ４（１）巻、１９８６年発行、第２２頁〜第２９頁参照）。本発明は、この出発材料を用いるとＧａが絶縁体膜上に析出されないという観察を利用している。
【００１０】
さらに有機金属化合物としては水素化ジメチルガリウムが水素と共に使用される。その場合水素は第１の主面上に析出される。導電パターンの表面上では導電パターンからの自由電子の触媒作用によりＣＨ3 群と解離した水素とが反応して揮発性のＣＨ4 になる。誘電体材料から成る絶縁パターンの表面上ではこの自由電子は存在しないので、ガリウムは導電パターンの表面上に選択的に析出される。水素はプロセスガスとして供給するか又は水性のフッ化水素酸（ＨＦ：Ｈ2 Ｏ）及び蒸留水を用いた表面処理によって析出前に表面被膜として第１の主面上に施すことができる。導電パターンの表面がガリウム原子の第１の膜によって被覆されると直ちに、その表面上には析出反応の際に遊離した水素が堆積し、それにより反応は継続して生ずる。アルミニウムの選択的析出に対する同様の提案は坪内他著「薄い固体膜（Thin solid films) 」（第２２８巻、１９９３年発行、第３１２頁〜第３１８頁参照）によってなされている。
【００１１】
ガリウムを混合されて金属間化合相を形成する金属としては特にニッケル又は銅が使用される。ガリウムと３５重量％のニッケルとの金属間化合相は８９５℃の融点を有する。ガリウムと５５重量％の銅とから成る金属間化合相は４８５℃の融点を有する。
【００１３】
本発明の主要な特徴は、両基板を重ねる際に第１の基板の第１の主面側に位置する第２の基板の第２の主面上に、金属間化合相を形成するために使用される金属から成る金属パターンが作られることである。この場合ガリウムが析出する導電パターンは、ガリウムと金属間化合相を形成しない金属、例えばマイクロエレクトロニクスにおいて標準的な金属化を構成するタングステン又はアルミニウムから形成すると好適である。これは、金属間化合相を形成するガリウムと金属との早期反応が抑制されるという利点を有する。従って、両基板が重ねられて初めて、金属間化合相を形成するための反応が開始することが保証される。
【００１４】
導電パターンは薄いニッケル膜又は銅膜によって被覆することもできる。膜厚は、施されたガリウムの一部だけがここで行われる反応で消費されるように設定される。このようにして両基板の特に良好な機械的固着が達成される。
【００１５】
本発明による方法はヒートシンク又は担持体上に個々のデバイスを固定するのに適している。
【００１６】
本発明による方法は三次元回路装置を製造するために特に有利に使用可能である。このために、上側領域に回路パターンを含み裏面から薄く（例えば数１０μｍ）されている複数の基板が積層体として重ねられ、強固に相互に結合される。このために隣接する基板間には、ガリウムと金属との混合により形成される金属間化合相から成る強固な結合が形成される。ガリウムはこのために一方の基板の導電パターン上にその都度選択的に析出される。混合のために必要な金属は他方の基板上に金属パターンとして設けることができる。導電パターンは、各基板内において主面に接する接触部、又は接触部の外側に接触部から絶縁して設けられた補助面である。
【００１７】
第２の基板は対応して配置された接触部及び金属面を備えていると好適である。導電パターン間にはそれぞれ平坦化膜の誘電体金属、例えばＳｉＯ2 が存在している。このようにして製造された回路パターンにおいて、重なり合った接触部は電気的及び機械的に相互に結合される。重なり合った補助金属面は機械的結合及び三次元回路装置からの熱排出に利用される。接触部と金属面との間の絶縁はその間に配置された誘電体材料製絶縁パターンによって、及び導電パターンの表面上への選択的ガリウム析出によって保証される。
【００１８】
【実施例】
次に本発明を図面に示された一実施例に基づいて詳細に説明する。
【００１９】
例えば単結晶シリコン又はＩＩＩ−Ｖ族半導体から成る半導体ウエハ又はこの半導体ウエハから成る個々のチップである第１の基板１１は、マイクロエレクトロニクス回路又はオプトエレクトロニクス部品又はセンサ部品の構成要素である回路パターンを含んでいる（図１参照）。図１には詳細に示されていないこの回路パターンは、ＳｉＯ2 膜１３によって基板１１に対して絶縁された少なくとも１つの金属化面１２を含んでいる。基板１１は第１の主面１４の領域に導電パターン及び絶縁パターン１６を含んでいる。
【００２０】
導電パターンはＳｉＯ2 膜１３の表面に配置された金属面１５ａと、金属化面１２の表面へ達している接触部１５ｂとを含んでいる。金属面１５ａ及び接触部１５ｂは金属例えばアルミニウム又はタングステンから形成されている。金属面１５ａならびに接触部１５ｂの表面上にはそれぞれ導電膜１７が配置されている。この導電膜１７は例えば１００ｎｍの厚みを有し、ニッケル又は銅から形成されている。金属面１５ａ及びその上に配置された導電膜１７ならびに接触部１５ｂ及びその上に配置された導電膜１７は共通の導電パターン１８を形成している。この導電パターン１８は同様に全体を１つの材料から形成することもできる。それぞれ２つの導電パターン１８の間には絶縁パターン１６の１つが配置されている。この絶縁パターン１６は例えばＳｉＯ2 、Ｓｉ3 Ｎ4 又は類似のものから形成されている。
【００２１】
気相からの析出（ＣＶＤ法）によって、導電パターン１８の表面上に選択的にガリウム１９が析出される。このガリウム１９は例えば０．５μｍの厚みで析出される。
【００２２】
この析出は例えば、約１〜１０ｍＴｏｒｒ（０．１３〜１．３Ｐａ）のトリメチルガリウムの分圧を有する１〜５Ｔｏｒｒ（１．３３〜６．６５ｈＰａ）の圧力範囲のトリメチルガリウム含有プロセスガスを使用して、３５０〜５００℃の温度範囲にて実施される。
【００２３】
またＣＶＤ法でガリウム１９を析出させるために、トリエチルガリウム含有プロセスガスを使用し、１〜１０ｍＴｏｒｒ（０．１３〜１．３Ｐａ）のトリメチルガリウムの分圧を有する１〜５Ｔｏｒｒ（１．３３〜６．６５ｈＰａ）の圧力範囲でかつ３５０〜５００℃の温度範囲にて実施することもできる。
【００２４】
さらにガリウム１９は水素化ジメチルガリウムＧａ（ＣＨ3 ）2 Ｈ及びＨ2 を使用して析出させることができる。このためにＣＶＤ析出の前に第１の主面１４は水性のフッ化水素酸を用いて洗浄される。ＨＦ：Ｈ2 Ｏ比は１：５０〜１：１００である。引き続いて第１の主面１４は約１０分間蒸留水内で洗浄される。この前処理によって第１の主面１４上にはＨ2 被膜が形成される。第１の主面１４は析出のために２００〜３５０℃の範囲の温度に加熱される。導電パターン１８の加熱された表面上では、水素Ｈ2 が導電パターン１８内に存在する自由電子の触媒反応作用により原子状水素Ｈへ解離する。この析出は次の化学式に示された反応を介して行われる。
【００２５】
【化１】
Figure 0003702018
【００２６】
析出は１〜５Ｔｏｒｒ（１．３３〜６．６５ｈＰａ）の圧力範囲で行われ、その場合水素化ジメチルガリウムの分圧は１〜１０ｍＴｏｒｒ（０．１３〜１．３Ｐａ）である。析出のための温度範囲は２００〜３５０℃である。
【００２７】
引き続いて第１の基板１１は第２の基板２１と接合される。例えば単結晶シリコン又はＩＩＩ−Ｖ族半導体から成る半導体ウエハ又はこの半導体ウエハから成る個々のチップであるこの第２の基板２１は、マイクロエレクトロニクス回路又はオプトエレクトロニクス部品又はセンサ部品の構成要素である回路パターンを含んでいる。図２には詳細に示されていないこの回路パターンは、ＳｉＯ2 膜２３によって第２の基板２１に対して絶縁された少なくとも１つの金属化面２２を含んでいる。
【００２８】
第２の基板２１は第２の主面２４の領域に金属パターン２８と絶縁パターン２６とを含んでいる。導電パターン２８には、ＳｉＯ2 膜２３の表面に配置された金属面２５ａと、バイアホールを介して金属化面２２に達している接触部２５ｂとが所属する。金属面２５ａ及び接触部２５ｂは例えばニッケルから形成されている。膜厚は約１〜１．５μｍであり、気相から析出されたガリウムの全部が金属間化合相の形成に使われるように設定されている。
【００２９】
第１の基板１１と第２の基板２１とは、対応する金属面１５ａ、２５ａならびに対応する接触部１５ｂ、２５ｂが重なり合うように重ねられる。
【００３０】
これらの基板は真空（圧力＜１ｍｂａｒ）中で２００〜３００℃の範囲の温度にて約１０００Ｐａの圧力で押圧される。その際第１の基板１１の導電パターン１８の表面上に存在するガリウム１９が溶解し、第２の基板２１の第２の主面２４の領域に存在する金属パターン２８に結合する。ガリウム１９と金属パターン２８のニッケルとの混合によって、８９５℃の融点を有する金属間化合相が形成される。この融点は最高４５０℃の加工温度以上であり、それゆえ金属間化合相は固化して、両基板を強固に結合する。
【００３１】
ガリウム１９は導電パターン１８の表面上に選択的に析出され、金属パターン２８は導電パターン１８に対向するので、隣接する金属面１５ａ、２５ａと接触部１５ｂ、２５ｂとの間の短絡は有効に回避される。さらにガリウム１９の選択的析出によって、ガリウム１９の膜厚の高い一様性が達成される。ガリウム１９の析出の際に±５％の膜厚の一様性が達成された。
【００３２】
金属パターン２８はニッケルの代わりに銅から形成することもできる。
【図面の簡単な説明】
【図１】第１の主面の領域に導電パターンと誘電体材料製絶縁パターンとを含み、導電パターンの表面上にガリウムを選択的に析出させた後の状態を示す第１の基板の概略断面図。
【図２】第１の基板を第２の基板に接合して両基板を強固に結合するために金属間化合相を形成した後の様子を示す概略図。
【符号の説明】
１１ 第１の基板
１２ 金属化面
１３ ＳｉＯ2 膜
１４ 第１の主面
１５ａ 金属面
１５ｂ 接触部
１６ 絶縁パターン
１７ 導電膜
１８ 導電パターン
１９ ガリウム
２１ 第２の基板
２２ 金属化面
２３ ＳｉＯ2 膜
２４ 第２の主面
２５ａ 金属面
２５ｂ 接触部
２６ 絶縁パターン
２８ 導電パターン

Claims (9)

  1. 第１の基板（１１）は第１の主面（１４）の領域に導電パターン（１８）及び誘電体材料から成る絶縁パターン（１６）を含み、
    有機金属化合物の使用の下に気相からの析出によって導電パターン（１８）の表面上に選択的にガリウム（１９）が析出され、
    第１の基板（１１）はこの第１の基板（１１）の第１の主面（１４）が第２の基板（２１）の第２の主面（２４）に接するように第２の基板（２１）と重ねられ、
    第２の基板（２１）の第２の主面（２４）上には、両基板（１１、２１）を重ねる前に、ガリウムと共に金属間化合相を形成する金属から成る金属パターン（２８）が形成され、その金属間化合相は純ガリウムならびに純金属の融点以上の融点を有し、第２の基板（２１）上での金属パターン（２８）の配置は第１の基板（１１）上での導電パターン（１８）の配置に相応し、
    両基板（１１、２１）を重ねると金属パターン（２８）はガリウム（１９）によって被覆された導電パターン（１８）に対向し、ガリウム（１９）が前記金属に混合されることによって金属間化合相が形成され、この金属間化合相が両基板（１１、２１）間の強固な結合を形成する
    ことを特徴とする第１の基板を第２の基板上へ固定する方法。
  2. 有機金属化合物として化学式Ｇａ（ＣnＨ2n+1）3（ｎは０より大きい整数）を持つトリアルキルガリウムが使用されることを特徴とする請求項１記載の方法。
  3. ガリウムの選択的析出は化学式Ｇａ（ＣＨ3）2Ｈを持つ水素化ジメチルガリウム及びＨ2を使用して行われることを特徴とする請求項１記載の方法。
  4. 選択的析出のために必要なＨ2は、析出前に、水性のフッ化水素酸（ＨＦ：Ｈ2Ｏ）及び蒸留水を用いた表面処理によって、表面被膜として第１の主面（１４）上に施されることを特徴とする請求項３記載の方法。
  5. 金属はニッケル又は銅の少なくとも１つの元素を含むことを特徴とする請求項１乃至４の１つに記載の方法。
  6. 導電パターン（１８）は少なくとも表面にニッケル又は銅を含むことを特徴とする請求項１乃至５の１つに記載の方法。
  7. 第１の基板（１１）及び第２の基板（２１）は接触部（１５ｂ、２５ｂ）を持つ回路パターンをそれぞれ含み、導電パターン（１８）は第１の基板（１１）における回路パターンの接触部（１５ｂ）に電気的に結合され、金属パターン（２８）は第２の基板（２１）における接触部（２５ｂ）に電気的に結合され、金属間化合相を介して両基板（１１、２１）間の強固な機械的結合の他に両基板（１１、２１）における回路パターン間の電気的結合が実現されることを特徴とする請求項１乃至６の１つに記載の方法。
  8. 表面領域に回路パターンを含みかつ裏面から薄くされている複数の基板が積層体として重ねられて相互に強固に結合され、基板内には回路パターンに至る接触部が形成され、この接触部は基板の表面及び裏面に接しかつ絶縁パターンによって包囲され、隣接する基板は導電パターン上に選択的に析出されたガリウムと金属との混合により生成された強固な結合の形成によってそれぞれ結合され、重なり合った接触部は電気的及び機械的に相互に結合されることを特徴とする請求項１乃至７の１つに記載の方法を使用した三次元回路装置の製造方法。
  9. 基板は表面及び／又は裏面に、接触部の外側に配置されてこの接触部に対して絶縁パターン（２６）によって絶縁された補助導電パターンを形成する金属面を備えることを特徴とする請求項８記載の方法。
JP32097595A 1994-11-17 1995-11-15 第１の基板を第２の基板上へ固定する方法及び三次元回路装置の製造方法 Expired - Fee Related JP3702018B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4440982 1994-11-17
DE4440982.6 1994-11-17

Publications (2)

Publication Number Publication Date
JPH08236929A JPH08236929A (ja) 1996-09-13
JP3702018B2 true JP3702018B2 (ja) 2005-10-05

Family

ID=6533506

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32097595A Expired - Fee Related JP3702018B2 (ja) 1994-11-17 1995-11-15 第１の基板を第２の基板上へ固定する方法及び三次元回路装置の製造方法

Country Status (4)

Country Link
US (1) US5626279A (ja)
EP (1) EP0714124B1 (ja)
JP (1) JP3702018B2 (ja)
DE (1) DE59510543D1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3532788B2 (ja) * 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
DE19940759B4 (de) * 1999-08-27 2004-04-15 Infineon Technologies Ag Schaltungsanordnung und Verfahren zu deren Herstellung

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2902002A1 (de) * 1979-01-19 1980-07-31 Gerhard Krause Dreidimensional integrierte elektronische schaltungen
US4753683A (en) * 1985-09-09 1988-06-28 Hughes Aircraft Company Gallium arsenide solar cell system
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
JPS63144242A (ja) * 1986-12-08 1988-06-16 Dainippon Printing Co Ltd キヤリブレ−シヨン用基板
US5081062A (en) * 1987-08-27 1992-01-14 Prahalad Vasudev Monolithic integration of silicon on insulator and gallium arsenide semiconductor technologies
JP2600243B2 (ja) * 1988-01-18 1997-04-16 富士通株式会社 高純度金属の堆積方法
NL8900748A (nl) * 1989-03-28 1990-10-16 Philips Nv Straling-emitterende halfgeleiderinrichting en werkwijze ter vervaardiging van een dergelijke halfgeleiderinrichting.
JPH0344067A (ja) * 1989-07-11 1991-02-25 Nec Corp 半導体基板の積層方法
US5196372A (en) * 1989-09-09 1993-03-23 Canon Kabushiki Kaisha Process for forming metal deposited film containing aluminum as main component by use of alkyl hydride
US5192835A (en) * 1990-10-09 1993-03-09 Eastman Kodak Company Bonding of solid state device to terminal board
US5170930A (en) * 1991-11-14 1992-12-15 Microelectronics And Computer Technology Corporation Liquid metal paste for thermal and electrical connections
DE59406156D1 (de) * 1993-02-11 1998-07-16 Siemens Ag Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung

Also Published As

Publication number Publication date
EP0714124A3 (de) 1998-05-20
DE59510543D1 (de) 2003-03-06
US5626279A (en) 1997-05-06
JPH08236929A (ja) 1996-09-13
EP0714124B1 (de) 2003-01-29
EP0714124A2 (de) 1996-05-29

Similar Documents

Publication Publication Date Title
US5419806A (en) Method for manufacturing a three-dimensional circuit apparatus
US4875284A (en) Process for producing a package for packing semiconductor devices
CN1300840C (zh) 利用垂直连接的芯片和晶片集成工艺
CN100372105C (zh) 半导体器件
JP2000500617A (ja) 垂直方向に集積された半導体素子及びその製法
US20100015797A1 (en) Manufacturing method of semiconductor device
KR100329052B1 (ko) 2단계 퇴적프로세스를 이용하는 ｃｖｄ에 의한 향상된 동의 접착성
US7208392B1 (en) Creation of an electrically conducting bonding between two semi-conductor elements
JP2000501882A (ja) 改善されたエレクトロマイグレーション信頼性を伴う集積回路用金属相互接続構造体
CN104347492A (zh) 具有高深宽比的通孔结构及多晶片互联的制造方法
CN108400123A (zh) 晶圆级异质集成高频系统及其制作方法
KR100763136B1 (ko) 시스템 인 패키지의 웨이퍼 본딩 방법
JPH09509011A (ja) 立体回路装置の製法
KR101398080B1 (ko) 접합 반도체 구조물 및 그 형성방법
JP3702018B2 (ja) 第１の基板を第２の基板上へ固定する方法及び三次元回路装置の製造方法
JP3786429B2 (ja) 複数の素子を有する集積回路装置およびその製造方法
US4713260A (en) Method of ensuring adhesion of chemically vapor deposited oxide to gold integrated circuit interconnect lines
US4716071A (en) Method of ensuring adhesion of chemically vapor deposited oxide to gold integrated circuit interconnect lines
US5250327A (en) Composite substrate and process for producing the same
CN114203690A (zh) 扇出式堆叠芯片的封装方法及封装结构
US20070041680A1 (en) Process for assembling passive and active components and corresponding integrated circuit
JP2012238729A (ja) 半導体装置およびその製造方法
JP2601640B2 (ja) 電気的導体構造を作成する方法と大規模集積回路
JPH03250628A (ja) 半導体装置
US20220328434A1 (en) Oxidation and corrosion prevention in semiconductor devices and semiconductor device assemblies

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050405

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050616

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050715

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees