TW202403990A - 具有散熱結構的半導體結構 - Google Patents

Abstract

本申請提供一種半導體結構。該半導體結構包括一第一基底、設置於該第一基底上的一第一介電層、設置於該第一介電層上的一第一鈍化層、以及設置於該第一鈍化層上的一第二基底。該半導體結構還包括一第一密封環，嵌入在該第一介電層內並環繞該第一介電層的一電路區域。該半導體結構還包括一導熱結構，嵌入在該第一鈍化層內並通過一第一連接結構與該第一密封環相連。

Description

具有散熱結構的半導體結構

本申請案主張美國第17/857,223及17/857,752號專利申請案之優先權（即優先權日為「2022年7月5日」），其內容以全文引用之方式併入本文中。

本揭露內容關於一種半導體結構，特別是有關於一種具有散熱結構的半導體結構。

三維堆疊式晶片封裝在散熱方面面臨挑戰。例如，三維堆疊的積體電路(IC)封裝，如高頻寬記憶體(HBM)，可以包括在堆疊的晶片之間應用熱介面材料(TIM)和/或晶粒之間的空腔來進行橫向散熱。由於三維堆疊晶片封裝內的每個晶片都需要個別考量，因此期望為每個晶片建立一個散熱路徑，以實現穩健的散熱和元件可靠性。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露的一個方面提供一種半導體結構。該半導體結構包括一第一基底、設置於該第一基底上的一第一介電層、設置於該第一介電層上的一第一鈍化層、以及設置於該第一鈍化層上的一第二基底。該半導體結構還包括一第一密封環，嵌入在該第一介電層內並圍繞該第一介電層的一電路區域。該半導體結構還包括一導熱結構，嵌入在該第一鈍化層內並通過一第一連接結構與該第一密封環相連。

本揭露的另一個方面提供一種半導體結構。該半導體結構包括一第一晶片，其具有一第一介電層及一第一基底；以及一第二晶片，被鍵合在該第一晶片上並具有一第一鈍化層及一第二基底，其中該第二晶片包括與一第一密封環接觸的一散熱結構，且該第一密封環嵌入在該第一晶片的該第一介電層內。

本揭露的另一個方面提供一種具有散熱結構的半導體結構的製備方法。該製備方法包括形成一導熱結構，嵌入在一第一晶片的一第一鈍化層內，以及形成複數個導電通孔，以穿透該第一晶片的一第一基底並與該導熱結構接觸。該製備方法還包括形成一第一連接結構，與該導熱結構接觸並被該第一鈍化層的一表面曝露。該製備方法更包括將該第一晶片的該第一連接結構與該第二晶片的一第二連接結構鍵合，以及將該第一晶片的該第一鈍化層與該第二晶片的該第一介電層鍵合，其中嵌入在該第二晶片的該第一介電層內的一第一密封環通過該第一連接結構及該第二連接結構與該導熱結構熱連接。

在本揭露內容提出的半導體結構中，用於三維疊層晶片封裝或晶片上晶片(wafer-on-wafer)結構的散熱結構包含了各個晶片的密封環。所提出的散熱結構為三維堆疊晶片封裝或晶片上晶片結構的每個晶片提供有效的散熱路徑，而未引入額外的元件或複雜的結構。同時，所提出的散熱結構也增加現有密封環的功能。亦即，除了密封環的固有功能(即防止非預期的應力傳播到半導體元件中)，所提出的散熱結構還利用密封環進行熱傳導和散熱。所提出的散熱結構也增強三維堆疊晶片封裝或晶片上晶片結構的結構穩定性。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或過程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

現在用具體的語言來描述附圖中說明的本揭露的實施例，或實例。應理解的是，在此不打算限制本揭露的範圍。對所描述的實施例的任何改變或修改，以及對本文所描述的原理的任何進一步應用，都應被認為是與本揭露內容有關的技術領域的普通技術人員通常會做的。參考數字可以在整個實施例中重複，但這並不一定表示一實施例的特徵適用於另一實施例，即使它們共用相同的參考數字。

應理解的是，儘管用語第一、第二、第三等可用於描述各種元素、元件、區域、層或部分，但這些元素、元件、區域、層或部分不受這些用語的限制。相反，這些用語只是用來區分一元素、元件、區域、層或部分與另一元素、元件、區域、層或部分。因此，下面討論的第一元素、元件、區域、層或部分可以稱為第二元素、元件、區域、層或部分而不偏離本發明概念的教導。

本文使用的用語僅用於描述特定的實施例，並不打算局限於本發明的概念。正如本文所使用的，單數形式的"一"、"一個"及"該"也包括複數形式，除非上下文明確指出。應進一步理解，用語"包含"及"包括"，當在本說明書中使用時，指出了所述特徵、整數、步驟、操作、元素或元件的存在，但不排除存在或增加一個或多個其他特徵、整數、步驟、操作、元素、元件或其組。

圖1A是俯視圖，例示本揭露一些實施例之半導體結構的一部分。

圖1A是一半導體結構的一部分的俯視圖100a，顯示可以包括在一堆疊IC封裝的兩層內的元件/元素。俯視圖100a包括介電層d1、嵌入在介電層d1內的密封環r1和r2、以及設置於介電層d1上方的導熱結構10a。

導熱結構10a包括沿x方向延伸的脊狀物x1、x2、x3、x4、x5和x6。脊狀物x1、x2、x3、x4、x5和x6實質上平行。脊狀物x1、x2、x3、x4、x5和x6也可以稱為條帶或延伸。儘管圖1A顯示六個脊狀物，但可以設想導熱結構10a可以包括六個以上的脊狀物，或其一個到六個之間的任何數量。

導熱結構10a可以包括具有相對較高熱導率的材料。在一些實施例中，導熱結構10a可以包括，例如，但不限於，銀(Ag)、銅(Cu)、金(Au)、氮化鋁(AlN)、碳化矽(SiC)、鋁(Al)、鎢(W)、鋅(Zn)、或其任何組合。

一個或多個導電通孔可與導熱結構10a接觸設置。例如，導電通孔v1、v2和v3可以與導熱結構10a接觸設置。

密封環r1圍繞介電層d1的週邊。密封環r2圍繞介電層d1的週邊。密封環r2被密封環r1包圍。

密封環r1和r2可以圍繞配置於一晶片的主動區內的半導體元件(未顯示)，例如，密封環r1和r2可以圍繞電路區域A1。通過密封環圍繞該主動區，可以防止在化學機械研磨(CMP)或切割過程中意外的應力傳播到半導體元件中，並因此防止嵌入半導體元件的層的破裂和/或堆疊IC封裝的相鄰層之間的分層。密封環r1和r2可以防止應力傳播到電路區域A1內的半導體元件。

密封環r1和r2可以包括銅(Cu)或任何其他適合的材料。在一些實施例中，密封環r1和r2可以各自包括一多層結構。在一些實施例中，密封環r1和r2可以各自包括一個封裝密封環r1和r2骨架的阻障金屬層(未顯示)。在一些實施例中，該阻障金屬層可以包括，例如，但不限於鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、矽化鎢(WSi)、鈦(Ti)、氮化鈦(TiN)以及氮化鈦矽(TiSiN)。

脊狀物x2、x3、x4和x5從一俯視角度可以分別與密封環r1和r2相交。脊狀物x1和x6從一俯視角度可以與密封環r2部分重疊。

雖然在圖1A中未顯示，但脊狀物x1可以通過層間連接與密封環r1和r2連接。同樣地，脊狀物x2、x3、x4、x5和x6可以透過層間連接與密封環r1和r2連接。在一些實施例中，脊狀物x1、x2、x3、x4、x5和x6可以與密封環r1和r2電連接。在一些實施例中，脊狀物x1、x2、x3、x4、x5和x6可以與密封環r1和r2熱連接。

圖1B是俯視圖，例示本揭露一些實施例之半導體結構的一部分。

圖1B是一半導體結構的一部分的俯視圖100b。俯視圖100b顯示可以包括在一堆疊IC封裝的兩層內的元件/元素。俯視圖100b包括介電層d1、被嵌入介電層d1內的密封環r1和r2、以及設置於介電層d1上方的導熱結構10b。

導熱結構10b包括沿x方向延伸的脊狀物x1、x2、x3、x4、x5和x6。脊狀物x1、x2、x3、x4、x5和x6實質上平行。導熱結構10b還包括在y方向延伸的脊狀物y1、y2、y3、y4、y5、y6、y7和y8。脊狀物y1、y2、y3、y4、y5、y6、y7和y8實質上平行。脊狀物x1、x2、x3、x4、x5和x6可以實質上垂直於脊狀物y1、y2、y3、y4、y5、y6、y7和y8。脊狀物x1、x2、x3、x4、x5和x6也可以稱為條帶或延伸。脊狀物y1、y2、y3、y4、y5、y6、y7和y8也可以稱為條帶或延伸。

儘管圖1B顯示沿x方向延伸的六個脊狀物和沿y方向延伸的八個脊狀物，但可以設想導熱結構10b可以包括沿x方向延伸的任何其他數量的脊狀物，以及沿y方向延伸的任何其他數量的脊狀物。

導熱結構10b可以包括具有相對較高熱導率的材料。導熱結構10b可以包括與導熱結構10a類似的材料。

脊狀物x2、x3、x4和x5從一俯視角度可以分別與密封環r1和r2相交。脊狀物x1和x6從一俯視圖角度可以與密封環r2部分重疊。脊狀物y2、y3、y4、y5、y6和y7從一俯視角度可以分別與密封環r1和r2相交。脊狀物y1和y8可以從一俯視角度與密封環r2部分重疊。

雖然在圖1B中沒有顯示，但脊狀物x1可以透過層間連接與密封環r1和r2連接。同樣地，脊狀物x2、x3、x4、x5和x6可以透過層間連接與密封環r1和r2連接。

雖然在圖1B中沒有顯示，但脊狀物y1可以透過層間連接與密封環r1和r2連接。同樣地，脊狀物y2、y3、y4、y5、y6、y7和y8可以透過層間連接與密封環r1和r2連接。

在一些實施例中，脊狀物x1、x2、x3、x4、x5和x6可以與密封環r1和r2電連接。在一些實施例中，脊狀物x1、x2、x3、x4、x5和x6可以與密封環r1和r2熱連接。在一些實施例中，脊狀物y1、y2、y3、y4、y5、y6、y7和y8可以與密封環r1和r2電連接。在一些實施例中，脊狀物y1、y2、y3、y4、y5、y6、y7和y8可以與密封環r1和r2熱連接。

脊狀物x1、x2、x3、x4、x5和x6以及脊狀物y1、y2、y3、y4、y5、y6、y7和y8可以共同形成一網狀結構。導熱結構10b可以包括一網狀輪廓。

圖2是例示本揭露一些實施例之半導體結構的剖面。圖2顯示了半導體結構200。半導體結構200可以對應於沿圖1A中所示的虛線S-S'的剖面。

半導體結構200包括晶片CW1、DW1和DW2。晶片CW1、DW1和DW2可以垂直堆疊。晶片CW1可以用混合鍵合的方式與晶片DW1鍵合。晶片DW1可以使用混合鍵合方式與晶片DW2鍵合。該混合鍵合可以使用一黏合劑，如聚醯亞胺、熱壓、擴散鍵合、壓力連接等，以形成金屬對金屬、絕緣體對絕緣體、以及金屬對絕緣體的鍵合，以實現一垂直堆疊的晶片。

在本揭露內容中，"晶片"或"半導體晶片"可以指任何類型和形狀、在其上形成半導體元件的基底。晶片DW1和DW2可以以"面對背"的方式進行鍵合。通常，基底的一面可以稱為晶片的背面，而形成半導體元件的另一面可以稱為晶片的表面。亦即，晶片DW2的表面與晶片DW1的背面鍵合在一起。

晶片CW1可以稱為一載體晶片。晶片CW1包括基底s1和鈍化層p1。晶片CW1包括嵌入在鈍化層p1內的導熱結構10a。鈍化層p1可以是一種或多種適合的介電質材料，如氧化矽、氮化矽、低k介電質(如碳摻雜的氧化物)、極低k介電質(如多孔碳摻雜的二氧化矽)、其組合、或類似材料。鈍化層p1的製作技術可以例如是化學氣相沉積(CVD)製程，儘管可以利用任何適合的製程，其厚度可以在約0.5μm和約5μm之間，如約9.25kÅ。

晶片CW1包括嵌入在基底s1內的導電通孔v1、v2和v3。導電通孔v1、v2和v3可以各自稱為通矽孔(TSV)。導電通孔v1、v2和v3分別穿透基底s1。參照圖2，導電通孔v1包括被基底s1的表面s1a曝露的末端v1a。導電通孔v1包括嵌入在鈍化層p1內的末端v1b。導電通孔v1的末端v1b與導熱結構10a接觸。導電通孔v1通過末端v1b落在導熱結構10a上。參照圖2，導電通孔v1的末端v1b可以從基底s1的表面s1b凸出。導電通孔v1的末端v1b可以不與表面s1b共面。

被基底s1的表面s1a曝露的末端v1a可以促進半導體結構200的累積熱量的散失。嵌入在基底s1內的複數個TSV的曝露表面可以促進半導體結構200的累積熱量的消散。

同樣地，導電通孔v2包括被基底s1的表面s1a曝露的末端v2a。導電通孔v2包括嵌入在鈍化層p1內的末端v2b。導電通孔v2的末端v2b與導熱結構10a接觸。導電通孔v2通過末端v2b落在導熱結構10a上。

導熱結構10a和嵌入在基底s1內的所有導電通孔可統稱為散熱結構20。

晶片DW1可以稱為一元件晶片。晶片DW1包括基底s2、介電層d1、以及鈍化層p2。晶片DW1包括嵌入在介電層d1內的密封環r1、r2、r3、r4、r5和r6。密封環r1和r2可以設置於同一高度上。密封環r3和r4可以設置於同一高度上。密封環r5和r6可以設置於同一高度上。密封環r3比密封環r1更遠離導熱結構10a。密封環r5比密封環r3離導熱結構10a更遠。密封環r4比密封環r2離導熱結構10a更遠。密封環r6比密封環r4離導熱結構10a更遠。

密封環r1可以與密封環r3連接。密封環r2可以與密封環r4連接。密封環r3可以與密封環r5連接。密封環r4可以與密封環r6連接。

例如，密封環r1可以通過連接結構c5與密封環r3連接。密封環r2可以通過連接結構c6與密封環r4連接。密封環r3可以通過其間的連接結構與密封環r5連接。密封環r4可以通過其間的連接結構與密封環r6連接。在一些實施例中，連接結構c5和連接結構c3可以同軸。在一些實施例中，連接結構c6和連接結構c4可以同軸。

密封環r1、r3和r5可以通過它們之間的連接結構進行電連接。密封環r1、r3和r5可以通過其間的連接結構進行熱連接。密封環r2、r4和r6可以通過其間的連接結構進行電連接。密封環r2、r4和r6可以通過其間的連接結構進行熱連接。

密封環r1、r3和r5可以通過連接結構c1和c3與導熱結構10a進行電連接。密封環r1、r3和r5可以通過連接結構c1和c3與導熱結構10a進行熱連接。連接結構c1和c3可以統稱為一連接結構。

密封環r2、r4和r6可以通過連接結構c2和c4與導熱結構10a進行電連接。密封環r2、r4和r6可以通過連接結構c2和c4與導熱結構10a進行熱連接。連接結構c2和c4可以統稱為一連接結構。

在一些實施例中，連接結構c1和導電通孔v1可以同軸。在一些實施例中，連接結構c3和導電通孔v1可以同軸。在一些實施例中，連接結構c2和導電通孔v2可以同軸。在一些實施例中，連接結構c4和導電通孔v2可以同軸。

晶片DW1包括嵌入在介電層d1內的電路區域A1。電路區域A1可以包括主動元件、被動元件、導線和/或互連。電路區域A1可以包括一多層結構。電路區域A1可以被密封環r1、r2、r3、r4、r5和r6包圍。密封環r1、r2、r3、r4、r5和r6可以防止應力傳播到電路區域A1內的半導體元件。

晶片DW1包括嵌入在基底S2內的導電通孔v4和v5。導電通孔v4和v5可以穿透基底s2。導電通孔v4和v5可以分別稱為通矽孔(TSV)。導電通孔v4和v5可以各自包括嵌入在介電層d1的一末端和嵌入在鈍化層p2的另一末端。

晶片DW2可以稱為一元件晶片。晶片DW2包括基底s3、介電層d2，以及鈍化層p3、p4和p5。

晶片DW2包括嵌入在介電層d2內的密封環r7、r8、r9、r10、r11和r12。密封環r7和r8可以設置於同一高度上。密封環r9和r10可以設置於同一高度上。密封環r11和r12可以設置於同一高度上。

密封環r7、r9和r11可以通過它們之間的連接結構進行電連接。密封環r7、r9和r11可以通過其間的連接結構進行熱連接。密封環r8、r10和r12可以通過其間的連接結構進行電連接。密封環r8、r10和r12可以通過其間的連接結構進行熱連接。

元件晶片DW2的密封環可以與元件晶片DW1的密封環連接。元件晶片DW2的密封環可以與元件晶片DW1的密封環進行熱連接。例如，密封環r7、r9和r11可以通過導電通孔v4和連接結構c7連接到密封環r1、r3和r5。

元件晶片DW2的密封環可以與導熱結構10a進行熱連接，例如，通過嵌入在基底s2內的導電通孔、元件晶片DW1的密封環，以及介電層d1和鈍化層p1內的連接結構。

晶片DW2包括嵌入在介電層d2內的電路區域A2。電路區域A2可以包括主動元件、被動元件、導線和/或互連。電路區域A2可以包括一多層結構。電路區域A2可以被密封環r7、r8、r9、r10、r11和r12包圍。密封環r7、r8、r9、r10、r11和r12可以防止應力傳播到電路區域A2內的半導體元件。

電路區域A2內的半導體元件可以通過嵌入在基底S2內的導電通孔v5與電路區域A1內的元件進行電連接。

晶片DW2包括嵌在基底s3內的導電通孔v6和v7。導電通孔v6和v7可以穿透基底s3。導電通孔v6和v7可以分別稱為通矽孔(TSV)。導電通孔v6和v7可以各自包括嵌入在介電層d2的一末端和嵌入在鈍化層p4的另一末端。

晶片DW2還包括部分嵌入在鈍化層p5內的複數個導電凸塊b1。一些導電凸塊b1可以經配置以向/從電路區域A1和/或A2傳輸/接收訊號。一些導電凸塊b1可以是半導體結構200的訊號傳輸路徑的一部分。一些導電凸塊b1可以是半導體結構200的導熱路徑的一部分。

圖3A是示意圖，例示本揭露一些實施例之半導體結構。圖3A顯示了半導體結構120a。半導體結構120a可以是一三維堆疊晶片封裝的一部分或一晶片上晶片(wafer-on-wafer)結構。半導體結構120a可以是一三維堆疊晶片封裝或一晶片上晶片結構的散熱結構。半導體結構120a包括導熱結構10a、導電通孔v1、v2、v12和v13、密封環r1和r2，以及連接結構c1、c2、c3和c4。

導熱結構10a包括沿x方向延伸的脊狀物x1、x2、x3、x4、x5和x6。脊狀物x1、x2、x3、x4、x5和x6可以相互間隔一定的距離T1。在一些實施例中，每個脊狀物x1、x2、x3、x4、x5和x6之間的距離可以根據設計需要調整。導電結構10a的脊狀物有利於相對均勻的熱傳導，因此可以提高散熱的效率。脊狀物還能增強導熱結構10a的結構穩定性。

參照圖3A，導電通孔v1、v2、v12和v13落在脊狀物x2上。雖然在本實施例中顯示了特定數量(即4個)的導電通孔落在單個脊狀物上，但可以設想到單個脊狀物上的導電通孔的數量可以根據設計需要調整。在一些實施例中，導熱結構10a的單個脊狀物可以包括安裝在上面的四個以上的導電通孔。在一些實施例中，導熱結構10a的單個脊狀物可以包括安裝在其上的少於四個的導電通孔。

密封環r1和r2可以通過導熱結構10a連接。例如，密封環r1和r2可以通過脊狀物x2和連接結構c1、c2、c3和c4與導熱結構10a連接。在一些實施例中，導熱結構10a的每個脊狀物都可以與密封環r1和r2連接。在其他實施例中，只有導熱結構10a的一些脊狀物與密封環r1和r2相連。

圖3A中所示的導熱結構10a、所有的導電通孔、所有的密封環和所有的連接結構可以共同發揮散熱結構的作用。

圖3B是示意圖，例示本揭露一些實施例之半導體結構。

圖3B顯示了半導體結構120b。半導體結構120b可以是一三維堆疊晶片封裝或一晶片上晶片結構的一部分。半導體結構120b可以是一三維堆疊晶片封裝或晶片上晶片結構的一散熱結構。半導體結構120b包括導熱結構10b、複數個落在導熱結構10b上的導電通孔、密封環r1和r2，以及設置於導熱結構10b和密封環r1或r2之間的若干連接結構。

導熱結構10b包括沿x方向延伸的脊狀物x1、x2、x3、x4、x5和x6。脊狀物x1、x2、x3、x4、x5和x6可以相互間隔一定的距離。在一些實施例中，每個脊狀物x1、x2、x3、x4、x5和x6之間的距離可以根據設計需要調整。儘管在本實施例中顯示了沿x方向延伸的特定數量(即6個)的脊狀物，但可以設想到沿x方向延伸的脊狀物數量可以根據設計需要進行調整。

導熱結構10b包括沿y方向延伸的脊狀物y1、y2、y3、y4、y5、y6、y7和y8。脊狀物y1、y2、y3、y4、y5、y6、y7和y8可以相互間隔一定的距離。在一些實施例中，每個脊狀物y1、y2、y3、y4、y5、y6、y7和y8之間的距離可以根據設計需要調整。儘管在本實施例中顯示了特定數量(即8個)的脊狀物在y方向上延伸，但可以設想到在y方向上延伸的脊狀物數量可以根據設計需要進行調整。

脊狀物x1、x2、x3、x4、x5和x6以及脊狀物y1、y2、y3、y4、y5、y6、y7和y8共同組成一網狀輪廓。導熱結構10b包括一網狀輪廓。導熱結構10b的該網狀輪廓有利於相對均勻的熱傳導，因此可以提高散熱效率。該網狀輪廓還可以提高導熱結構10b的結構穩定性。

導熱結構10b包括複數個交叉點。例如，脊狀物y2與脊狀物x2相交於交叉點i1，脊狀物y2與脊狀物x3相交於交叉點i2，脊狀物y3與脊狀物x2相交於交叉點i3，脊狀物y3與脊狀物x3相交於交叉點i4。

圖3C是示意圖，例示本揭露一些實施例之半導體結構。

圖3C顯示了半導體結構120c。半導體結構120c可以是一三維堆疊晶片封裝或晶片上晶片結構的一部分。半導體結構120c可以是一三維堆疊晶片封裝或一晶片上晶片結構的散熱結構。半導體結構120c包括導熱結構10b、落在導熱結構10b上的複數個導電通孔(例如v2和v3)、密封環r1和r2，以及設置於導熱結構10b和密封環r1或r2之間的若干連接結構。

半導體結構120c包括設置於導熱結構10b的交叉點上的複數個導電通孔。例如，半導體結構120c可以包括位於交叉點i1上的導電通孔v2，以及位於交叉點i3上的導電通孔v3。在本實施例中，所有的導電通孔都位於導熱結構10b的交叉點上。儘管如此，可以設想導熱結構10b上的導電通孔的位置可以根據設計需要調整。亦即，導熱結構10b可以包括一個或多個設置於交叉點以外的位置的導電通孔。

圖4是剖視圖，例示本揭露一些實施例之半導體結構。圖4顯示了半導體結構300。半導體結構300可以對應於一三維堆疊晶片封裝或一晶片上晶片結構的剖面。半導體結構300包括垂直堆疊的晶片CW1、DW1、DW2、DW3和DW4。

晶片CW1可以稱為一載體晶片。晶片CW1包括複數個矽通孔(TSV)和導熱結構10a。TSV(例如，導電通孔v1)和導熱結構10a可統稱為散熱結構20。

晶片DW1可以稱為一元件晶片。晶片DW1包括被密封環結構R1包圍的電路區域A1。晶片DW1可以使用混合鍵合的方式與晶片CW1結合。晶片DW2可以稱為一元件晶片。晶片DW2包括被密封環結構R2包圍的電路區域A2。晶片DW2可以使用混合鍵合的方式與晶片DW1鍵合。晶片DW2可以以"面對背"的方式鍵合到晶片DW1上。晶片DW3可以稱為一元件晶片。晶片DW3包括被密封環結構R3包圍的電路區域A3。晶片DW3可以使用混合鍵合的方式鍵合到晶片DW2上。晶片DW3可以以"面對背"的方式鍵合到晶片DW2上。晶片DW4可以稱為一元件晶片。晶片DW4包括被密封環結構R4包圍的電路區域A4。晶片DW4可以使用混合鍵合的方式與晶片DW3鍵合。晶片DW4可以以"背對背"的方式黏合到晶片DW3上。

散熱結構20和密封環結構R1、R2、R3和R4可以共同組成三維散熱結構30。三維散熱結構30可以促進晶片DW1、DW2、DW3和DW4產生的熱量的散失。三維散熱結構30可以促進從晶片DW1、DW2、DW3和DW4的電路區域A1、A2、A3和A4散去產生的熱量。

圖5A、圖5B、圖5C、圖5D、圖5E、圖5F、圖5G、圖5H、圖5I、圖5J、圖5K、圖5L、圖5M、圖5N、圖5O、圖5P、圖5Q、圖5R、圖5S和圖5T是例示本揭露一些實施例之半導體結構200的製備方法的各個階段。

參照圖5A，提供基底s1'。在一些實施例中，基底s1'可以包括單晶基底、絕緣體上的半導體(SOI)基底、摻雜的矽塊基底和半導體上的磊晶(EPI)基底等。此外，儘管各種實施例可以主要針對與矽基半導體材料(例如，矽和矽與鍺和/或碳的合金)相容的材料和製程進行描述，但本揭露內容在此不受限制。相反，各種實施例可以使用任何類型的半導體材料來實現。

參照圖5B，形成複數個TSV(例如，導電通孔v1和v2)。每個TSV的一部分延伸到基底s1'並保持嵌入在基底s1'內。每個TSV的一末端被基底s1'曝露。在一些實施例中，每個TSV的一末端從基底s1'的表面s1b突出。在一些實施例中，每個TSVs包括與基底s1'的表面s1b不共面的一末端。在一些實施例中，每個TSV的兩端都不與基底s1'的表面s1b共面。

複數個TSV的製備可能涉及通過一乾式蝕刻在基底s1'上形成溝槽。在本揭露中，乾式蝕刻是指通過將材料曝露在一離子的轟擊下，使材料的一部分從曝露的表面移開，因此去除材料。在一些實施例中，該離子可包括但不限於碳氟化合物、氧、氯或三氯化硼。在一些實施例中，添加氮氣、氬氣、氦氣和其他氣體也可能參與該乾式蝕刻製程。

參照圖5C，在基底s1'上可以形成其中具有嵌入在導熱結構10a或10b的鈍化層p1。鈍化層p1可以是一種或多種適合的介電質材料，如氧化矽、氮化矽、低k介電質(如碳摻雜的氧化物)、極低k介電質(如多孔碳摻雜的二氧化矽)、其組合、或類似材料。鈍化層p1的製作技術可以例如是化學氣相沉積(CVD)製程，儘管可以利用任何適合的製程，其厚度可以在約0.5μm和約5μm之間，如約9.25kÅ。

導熱結構10a或10b與複數個TSV(例如，導電通孔v1和v2)接觸。導熱結構10a或10b與基底s1'的複數個TSVs熱連接。在一些實施例中，導熱結構10a或10b可以包括複數個脊狀物或條帶。在一些實施例中，導熱結構10a或10b可以包括一網狀輪廓。

參照圖5D，一個或多個連接結構(例如，連接結構c1和c2)與導熱結構10a或10b接觸形成。在一些實施例中，該連接結構嵌入在鈍化層p1內。連接結構c1和c2的一末端可以被鈍化層p1的表面p1a曝露。在一些實施例中，連接結構c1和導電通孔v1可以同軸。在一些實施例中，連接結構c2和導電通孔v2可以同軸。在圖5D的操作中形成的半導體結構可以稱為晶片CW1'。

參照圖5E，提供一晶片，包括基底s2'和設置於其上的介電層d1。介電層d1包括嵌入在其中的電路區域A1和圍繞電路區域A1的密封環結構R1。介電層d1可以包括氧化矽層、氮化矽層、氮氧化矽(silicon oxy-nitride)層或由其他適合的介電質材料製作的介電層，並且介電層d1的製作技術可以是沉積或類似技術。在一些實施例中，介電層d1可以包括一多層結構。

參照圖5F，連接結構c3和c4與密封環結構R1接觸形成。連接結構c3和c4與密封環結構R1進行熱連接。連接結構c3和c4中的每一個的一末端被介電層d1曝露。在圖5F的操作中得到的半導體結構可以稱為晶片DW1'。

參照圖5G，提供一晶片，包括基底s3'和設置於其上的介電層d2。介質層d2包括嵌入在其中的電路區域A2和圍繞電路區域A2的密封環結構R2。介電層d2可以包括氧化矽層、氮化矽層、氮氧化矽層或由其他適合的介電材料形成的介電層，並且介電層d2的製作技術可以是沉積或類似技術。在一些實施例中，介電層d2可以包括一多層結構。

參照圖5H，連接結構c7和c8與密封環結構R2接觸形成。連接結構c7和c8與密封環結構R2進行熱連接。連接結構c7和c8的一末端被介電層d2曝露。此外，連接結構c9與電路區域A2的至少一層接觸形成。在圖5H的操作中得到的半導體結構可以稱為晶片DW2'。

參照圖5I，晶片DW1'和晶片CW1'鍵合在一起。連接結構c1和c3接觸，連接結構c2和c4接觸。晶片DW1'可以用混合鍵合鍵合到晶片CW1'上。該混合鍵合可以使用一黏合劑，如聚醯亞胺、熱壓、擴散鍵合、壓力連接等，以產生金屬對金屬、絕緣體對絕緣體和金屬對絕緣體的鍵合，以實現一垂直堆疊的晶片。晶片DW1'和CW1'可以以"面對面”的方式進行鍵合。

參照圖5J，如圖所示的半導體結構是在晶片DW1'與晶片CW1'鍵合後得到。晶片DW1'的介電層d1和晶片CW1'的鈍化層p1被基底s1'和s2'夾住。

參照圖5K，基底s2'被減薄以形成基底s2，並在其上形成鈍化層p2。基底s2'的減薄技術可以是一機械研磨、化學機械研磨(CMP)、濕式蝕刻或大氣下游電漿(ADP)乾式化學蝕刻(DCE)。

鈍化層p2可以是一種或多種適合的介電質材料，如氧化矽、氮化矽、低k介電質(如碳摻雜的氧化物)、極低k介電質(如多孔碳摻雜的二氧化矽)、其組合、或類似材料。鈍化層p2的製作技術可以是化學氣相沉積(CVD)製程，儘管可以利用任何適合的製程，其厚度可以在約0.5μm和約5μm之間，如約9.25kÅ。

參照圖5L，形成複數個穿透鈍化層p2和基底s2的溝槽8。複數個溝槽8可以稱為一孔、一空洞或一坑。複數個溝槽8的製作技術可以例如是一乾式蝕刻。溝槽8可以通過該乾式蝕刻來製備，直到密封環R1的至少一部分被曝露。溝槽8可以通過該乾式蝕刻來製備，直到電路區域A1的至少一部分被曝露。

參照圖5M，複數個TSV(例如，導電通孔v4和v5)在溝槽8內形成。一些TSV(例如，導電通孔v4)與密封環R1接觸。一些TSV(例如，導電通孔v5)與電路區域A1的至少一層接觸。在圖5M的操作中得到的半導體結構可以稱為半導體結構2W。

參照圖5N，晶片DW2'和半導體結構2W鍵合在一起。連接結構c7和c8與導電通孔v4接觸。連接結構c9與導電通孔v5接觸。

晶片DW2'可以使用混合鍵合與半導體結構2W鍵合。該混合鍵合可以使用一黏合劑，如聚醯亞胺、熱壓、擴散鍵合、壓力連接等，以形成金屬對金屬、絕緣體對絕緣體和金屬對絕緣體的鍵合，實現一垂直堆疊的晶片。晶片DW2'和半導體結構2W可以以"面對背"的方式進行鍵合。亦即，晶片DW2'的"面"與半導體結構2W的"背"鍵合。

在"面對背"鍵合中，電路區域A1和A2可以位於同一側，而密封環結構R1和R2可以位於同一側，因此，電路區域A1和A2可以用一短途路線(例如，通過導電通孔v5)相互連接，而密封環結構R1和R2可以用一短途路線(例如，通過導電通孔v4)相互連接。在"面對背"鍵合中，不需要準備電路區域和密封環結構以鏡像方式(或翻轉方式)設置的晶片。因此，整個製備過程可以得到簡化，成本也可以降低。

參照圖5O，在晶片DW2'與半導體結構2W鍵合後，得到如圖所示的半導體結構。電路區A1可以通過導電通孔v5和連接結構c9與電路區A2電連接。密封環結構R1可以通過導電通孔v4和連接結構c7和c8與密封環結構R2熱連接。

參照圖5P，對基底s3'進行減薄以形成基底s3，然後在其上形成鈍化層p4。基底s3'的減薄技術可以是一機械研磨、化學機械研磨(CMP)、濕式蝕刻、或大氣下游電漿(ADP)乾式化學蝕刻(DCE)。鈍化層p4可以是一種或多種適合的介電質材料，如氧化矽、氮化矽、低k介電質(如碳摻雜的氧化物)、極低k介電質(如多孔碳摻雜的二氧化矽)、其組合、或類似材料。

參照圖5Q，形成複數個穿透鈍化層p4和基底s3的溝槽18。複數個溝槽18可以稱為一孔、一空洞或一坑。複數個溝槽18的製作技術可以例如是一乾式蝕刻。溝槽18可以通過該乾法蝕刻來製備，直到密封環R2的至少一部分被曝露。溝槽18可以通過該乾法蝕刻來製備，直到電路區域A2的至少一部分被曝露。

參照圖5R，複數個TSV(例如，導電通孔v6和v7)在溝槽18內形成。一些TSV(例如，導電通孔v6)與密封環R2接觸。一些TSV(例如導電通孔v7)與電路區域A2的至少一層接觸。在圖5R的操作中得到的半導體結構可以稱為半導體結構3W。複數個TSV各自有被鈍化層p4曝露的一表面。

參照圖5S，複數個導電凸塊b1與該複數個TSVs接觸形成。複數個導電凸塊b1可以與複數個TSVs熱接觸。複數個導電凸塊b1可以與複數個TSVs電連接。此外，在鈍化層p4的上方形成額外的鈍化層p5。鈍化層p5的形成是為了覆蓋複數個導電凸塊b1中每個凸點的至少一部分。複數個導電凸塊b1部分嵌入在鈍化層p5內。複數個導電凸塊b1被鈍化層p5部分曝露。

鈍化層p5可以是一種或多種適合的介電質材料，如氧化矽、氮化矽、低k介電質(如碳摻雜的氧化物)、極低k介電質(如多孔碳摻雜的二氧化矽)、其組合、或類似材料。在一些實施例中，鈍化層p5可以包括不同於鈍化層p4的材料。在一些實施例中，鈍化層p5可以包括與鈍化層p4相同的材料。在圖5S的操作中得到的半導體結構可以稱為半導體結構200'。

參照圖5T，在圖5S的操作中得到的半導體結構200'被翻轉，然後對基底s1'進行減薄以形成基底s1。基底s1'的減薄技術可以是一機械研磨、化學機械研磨(CMP)、濕式蝕刻或大氣下游電漿(ADP)乾式化學蝕刻(DCE)。基底s1'被減薄，直到TSV(例如，導電通孔v1)被曝露。在圖5T的操作中得到的半導體結構與圖2所示的半導體結構200相對應。

圖6A和圖6B是流程圖，例示本揭露一些實施例之半導體結構的製備方法600。

製備方法600從操作602開始，其中形成一導熱結構，嵌入在一第一晶片的一第一鈍化層內。例如，操作602可以形成嵌入在晶片CW1的鈍化層p1內的導熱結構10a，如圖2或圖5C所示。

製備方法600繼續進行操作604，其中形成複數個導電通孔，以穿透該第一晶片的一第一基底並與該導熱結構接觸。例如，操作604可以形成複數個穿透晶片CW1的基底s1並與導熱結構10a接觸的導電通孔v1、v2和v3，如圖2所示。

製備方法600繼續進行操作606，其中形成一第一連接結構，與該導熱結構接觸並被該第一鈍化層的一表面曝露。例如，操作606可以形成與導熱結構10a接觸並被鈍化層p1的表面p1a曝露的連接結構c1，如圖2或圖5D所示。

製備方法600繼續進行操作608，其中該第一晶片的該第一連接結構鍵合到一第二晶片的一第二連接結構。例如，操作608可以將第一晶片CW1'的連接結構c1與第二晶片DW1'的連接結構c3鍵合，如圖5I所示。

製備方法600繼續進行操作610，其中將該第一晶片的該第一鈍化層鍵合到該第二晶片的一第一介電層。例如，操作610可以將第一晶片CW1'的鈍化層p1與第二晶片DW1'的介電層d1鍵合，如圖5J所示。儘管操作610被描述為在操作608之後，但可以設想到操作610可以在操作608之前執行，或者操作608和610同時執行。

製備方法600繼續進行操作612，其中在該第二晶片的一第二基底上形成一第二鈍化層。例如，操作612可以在晶片DW1'的基底s2上形成鈍化層p2，如圖5K所示。

製備方法600繼續進行操作614，其中形成穿透該第二鈍化層和該第二基底的一第一導電通孔。例如，操作614可以形成穿透鈍化層p2和基底s2的導電通孔v4，如圖5M所示。

製備方法600繼續進行操作616，其中該第二晶片的該第一導電通孔鍵合到一第三晶片的一第三連接結構。例如，操作616可以將半導體結構2W的導電通孔v4鍵合到第三晶片DW2'的連接結構c7上，如圖5N所示。

製備方法600繼續進行操作618，其中該第三晶片的一第三鈍化層(圖5N；p3)鍵合到該第二晶片的該第二鈍化層(圖5N；p2)。例如，操作618可以將晶片DW2'的鈍化層p3鍵合到半導體結構2W的鈍化層p2，如圖5N所示。儘管操作618被描述為在操作616之後，但可以設想，操作618可以在操作616之前執行，或者操作616和618可以同時執行。

製備方法600僅僅是一個例子，並不打算將本揭露的內容限制在申請專利範圍中明確敘述的範圍之外。可以在製備方法600的每個操作之前、期間或之後提供額外的操作，並且所述的一些操作可以被替換、消除或為該方法的額外實施例重新排序。在一些實施例中，製備方法600還可以包括圖6A和圖6B中未描繪的操作。在一些實施例中，製備方法600可以包括圖6A和6B中描繪的一個或多個操作。

本揭露的一個方面提供一種半導體結構。該半導體結構包括一第一基底、設置於該第一基底上的一第一介電層、設置於該第一介電層上的一第一鈍化層、以及設置於該第一鈍化層上的一第二基底。該半導體結構還包括一第一密封環，嵌入在該第一介電層內並圍繞該第一介電層的一電路區域。該半導體結構還包括一導熱結構，嵌入在該第一鈍化層內並通過一第一連接結構與該第一密封環相連。

本揭露的另一個方面提供一種半導體結構。該半導體結構包括一第一晶片，其具有一第一介電層及一第一基底；以及一第二晶片，被鍵合在該第一晶片上並具有一第一鈍化層及一第二基底，其中該第二晶片包括與一第一密封環接觸的一散熱結構，且該第一密封環嵌入在該第一晶片的該第一介電層內。

本揭露的另一個方面提供一種具有散熱結構的半導體結構的製備方法。該製備方法包括形成一導熱結構，嵌入在一第一晶片的一第一鈍化層內，以及形成複數個導電通孔，以穿透該第一晶片的一第一基底並與該導熱結構接觸。該製備方法還包括形成一第一連接結構，與該導熱結構接觸並被該第一鈍化層的一表面曝露。該製備方法更包括將該第一晶片的該第一連接結構與該第二晶片的一第二連接結構鍵合，以及將該第一晶片的該第一鈍化層與該第二晶片的該第一介電層鍵合，其中嵌入在該第二晶片的該第一介電層內的一第一密封環通過該第一連接結構及該第二連接結構與該導熱結構熱連接。

在本揭露內容提出的半導體結構中，用於三維疊層晶片封裝或晶片上晶片結構的散熱結構包含了各個晶片的密封環。所提出的散熱結構為三維堆疊晶片封裝或晶片上晶片結構的每個晶片提供有效的散熱路徑，而未引入額外的元件或複雜的結構。同時，所提出的散熱結構也增加現有密封環的功能。亦即，除了密封環的固有功能(即防止非預期的應力傳播到半導體元件中)，所提出的散熱結構還利用密封環進行熱傳導和散熱。所提出的散熱結構也增強三維堆疊晶片封裝或晶片上晶片結構的結構穩定性。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所界定之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多過程，並且以其他過程或其組合替代上述的許多過程。

再者，本申請案的範圍並不受限於說明書中所述之過程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之過程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等過程、機械、製造、物質組成物、手段、方法、或步驟係包括於本申請案之申請專利範圍內。

2W:半導體結構 3W:半導體結構 8:溝槽 10a:導熱結構 10b:導熱結構 18:溝槽 20:散熱結構 30:三維散熱結構 100a:俯視圖 100b:俯視圖 120a:導體結構 120b:導體結構 120c:導體結構 200:半導體結構 200':半導體結構 300:半導體結構 600:製備方法 602:操作 604:操作 606:操作 608:操作 610:操作 A1:電路區域 A2:電路區域 A3:電路區域 A4:電路區域 b1:導電凸塊 c1:連接結構 c2:連接結構 c3:連接結構 c4:連接結構 c5:連接結構 c6:連接結構 c7:連接結構 c8:連接結構 c9:連接結構 CW1:晶片 CW1':晶片 d1:介電層 d2:介電層 DW1:晶片 DW1':晶片 DW2:晶片 DW2':晶片 DW3:晶片 DW4:晶片 i1:交叉點 i2:交叉點 i3:交叉點 i4:交叉點 p1:鈍化層 p1a:表面 p2:鈍化層 p3:鈍化層 p4:鈍化層 p5:鈍化層 r1:密封環 r2:密封環 r3:密封環 r4:密封環 r5:密封環 r6:密封環 r7:密封環 r8:密封環 r9:密封環 r10:密封環 r11:密封環 r12:密封環 R1:密封環結構 R2:密封環結構 R3:密封環結構 R4:密封環結構 R5:密封環結構 s1:基底 s1':基底 s1a:表面 s1b:表面 s2:基底 s2':基底 s3:基底 s3':基底 S-S':虛線 T1:距離 v1:導電通孔 v1a:末端 v1b:末端 v2:導電通孔 v2a:末端 v2b:末端 v3:導電通孔 v4:導電通孔 v5:導電通孔 v6:導電通孔 v7:導電通孔 v12:導電通孔 v13:導電通孔 x1:脊狀物 x2:脊狀物 x3:脊狀物 x4:脊狀物 x5:脊狀物 x6:脊狀物 y1:脊狀物 y2:脊狀物 y3:脊狀物 y4:脊狀物 y5:脊狀物 y6:脊狀物 y7:脊狀物 y8:脊狀物 x:方向 y:方向 z:方向

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1A是俯視圖，例示本揭露一些實施例之半導體結構的一部分。 圖1B是俯視圖，例示本揭露一些實施例之半導體結構的一部分。 圖2是例示本揭露一些實施例之半導體結構的剖面。 圖3A是示意圖，例示本揭露一些實施例之半導體結構。 圖3B是示意圖，例示本揭露一些實施例之半導體結構。 圖3C是示意圖，例示本揭露一些實施例之半導體結構。 圖4是例示本揭露一些實施例之半導體結構的剖面。 圖5A是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5B是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5C是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5D是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5E是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5F是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5G是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5H是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5I是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5J是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5K是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5L是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5M是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5N是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5O是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5P是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5Q是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5R是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5S是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖5T是例示本揭露一些實施例之半導體結構的製備方法的一個階段。 圖6A和圖6B是流程圖，例示本揭露一些實施例之半導體結構的製備方法。

10a:導熱結構

100a:俯視圖

A1:電路區域

d1:介電層

r1:密封環

r2:密封環

S-S':虛線

v1:導電通孔

v2:導電通孔

v3:導電通孔

x1:脊狀物

x2:脊狀物

x3:脊狀物

x4:脊狀物

x5:脊狀物

x6:脊狀物

x:方向

y:方向

Claims (19)

1. 一種半導體結構，包括： 一第一基底； 一第一介電層，設置於該第一基底上； 一第一鈍化層，設置於該第一介電層上； 一第二基底，設置於該第一鈍化層上； 一第一密封環，嵌入在該第一介電層內並圍繞該第一介電層的一電路區域；以及 一導熱結構，嵌入在該第一鈍化層內，其中 該導熱結構通過一第一連接結構與該第一密封環相連。
2. 如請求項1所述之半導體結構，更包括嵌入在該第二基底內的一第一導電通孔，其中該第一導電通孔的一第一端被該第二基底的一表面曝露，且該第一導電通孔的一第二端與該導熱結構接觸。
3. 如請求項1所述之半導體結構，更包括嵌入在該第一介電層內並被該第一密封環包圍的一第二密封環，其中該第二密封環通過一第二連接結構、該導熱結構以及該第一連接結構與該第一密封環連接。
4. 如請求項1所述之半導體結構，其中該導熱結構包括： 一第一脊狀物，在一第一方向上延伸；以及 一第二脊狀物，與該第一脊狀物間隔開，並與該第一脊狀物平行延伸。
5. 如請求項4所述之半導體結構，其中該導熱結構更包括： 一第三脊狀物，沿垂直於該第一方向的一第二方向延伸；以及 一第四脊狀物，與該第三脊狀物間隔開，並與該第三脊狀物平行延伸； 其中該第三脊狀物與該第一條脊狀物及該第二脊狀物相交，該第四脊狀物與該第一脊狀物及該第二脊狀物相交。
6. 如請求項4所述之半導體結構，更包括： 一第一導電通孔，落在該第一脊狀物上；以及 一第二導電通孔，落在該第一脊狀物上； 其中該第一導電通孔包括被該第二基底的一表面曝露的一端，以及該第二導電通孔包括被該第二基底的該表面曝露的一端。
7. 如請求項5所述之半導體結構，更包括： 一第一導電通孔，落在該第三脊狀物與該第一脊狀物的一交叉點上；以及 一第二導電通孔，落在該第四脊狀物與該第一脊狀物的一交叉點上。
8. 如請求項3所述之半導體結構，更包括嵌入在該第一介電層內的一第三密封環，其中該第三密封環與該第一密封環間隔開，且該第三密封環比該第一密封環更遠離該導熱結構。
9. 如請求項8所述之半導體結構，其中該第三密封環通過一第三連接結構與該第一密封環連接，且該導熱結構包括一網狀輪廓。
10. 如請求項8所述之半導體結構，更包括嵌入在該第一介電層內並被該第三密封環包圍的一第四密封環，其中該第四密封環通過一第四連接結構與該第二密封環連接。
11. 一種半導體結構，包括： 一第一晶片，其具有一第一介電層及一第一基底；以及 一第二晶片，被鍵合在該第一晶片上並具有一第一鈍化層及一第二基底，其中 該第二晶片包括與一第一密封環接觸的一散熱結構，且該第一密封環嵌入在該第一晶片的該第一介電層內。
12. 如請求項11所述之半導體結構，其中該散熱結構包括： 一導熱結構，嵌入在該第一鈍化層內；以及 一第一導電通孔，穿透該第二基底，其中 該第一導電通孔的一第一端被該第二基底的一表面曝露。
13. 如請求項11所述之半導體結構，更包括嵌入在該第一介電層內並被該第一密封環包圍的一第二密封環，其中該第二密封環通過一連接結構與該散熱結構連接。
14. 如請求項11所述之半導體結構，更包括與該第一晶片鍵合的一第三晶片，並具有一第二介電層及一第三基底，其中該第二晶片的該散熱結構與嵌入在該第二介電層內的一第三密封環熱連接，並且第一晶片包括被該第一密封環包圍的一第一電路區，以及該第三晶片包括被該第三密封環包圍的一第二電路區。
15. 如請求項14所述之半導體結構，其中該第一電路區通過穿透該第一基底的一第二導電通孔與該第二電路區電連接，並且該導熱結構包括一網狀輪廓。
16. 如請求項12所述之半導體結構，其中該導熱結構包括： 一第一脊狀物，在一第一方向上延伸；以及 一第二脊狀物，與該第一脊狀物間隔開，並與該第一脊狀物平行延伸； 其中該導熱結構更包括在垂直於該第一方向的一第二方向上延伸的一第三脊狀物，以及其中該散熱結構更包括落在該第三脊狀物與該第一脊狀物的一交叉點上的一第三導電通孔。
17. 如請求項14所述之半導體結構，其中該第一晶片的該第一電路區域及該第三晶片的該第二電路區域位於該第一基底的相對兩側。
18. 如請求項11所述之半導體結構，其中該散熱結構包括： 一導熱結構，嵌入在該第一鈍化層內；以及 複數個導電通孔，與該導熱結構直接接觸，其中 該複數個導電通孔中的每一個包括嵌入在該第一鈍化層內的一第一端及被該第二基底的一表面曝露的一第二端。
19. 如請求項13所述之半導體結構，其中該散熱結構包括嵌入在該第一鈍化層內的一導熱結構，並具有沿一第一方向延伸的一第一脊狀物，且該第一脊狀物與該第一密封環及該第二密封環連接。