TWI832655B - 晶片堆疊結構 - Google Patents
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Abstract
本揭露提供一種晶片堆疊結構，其包括第一晶片、堆疊於第一晶片上的第二晶片以及堆疊於第二晶片上的第三晶片。第二晶片包括電路區以及鄰近電路區的連接區，且第二晶片的連接區包括至少一導電通孔以及支撐結構。導電通孔在第一晶片、第二晶片及第三晶片的堆疊方向上貫穿第二晶片，以將第一晶片電性連接至第三晶片。支撐結構環繞並接觸導電通孔的側壁。
Description
本發明是有關於一種半導體結構，且特別是有關於一種晶片堆疊結構。
近年來，晶片堆疊結構常用於系統上晶片（system on chip，SoC），而矽通孔（through silicon via，TSV）廣泛地用於晶片堆疊結構中，以將晶片堆疊結構中的其中一個晶片連接至另一個晶片。然而，連接兩個晶片之矽通孔在兩個晶片的堆疊方向上的長度通常遠大於晶片內的內連線結構和/或重佈線層的通孔，所以相較於內連線結構和/或重佈線層中的通孔，溫度循環（temperature cycling）所引起之應力遷移（stress migration，SM）對上述長度較大之矽通孔產生了顯著的影響，使得兩個晶片之間的連接有失效的疑慮，進而讓包含此晶片堆疊結構的封裝結構的可靠性受到影響。
本發明提供一種晶片堆疊結構，其藉由將支撐結構設計為環繞且接觸導電通孔的側壁，以降低應力遷移對導電通孔的影響，如此可確保晶片堆疊結構在晶片之間具有良好的連接，以改善晶片堆疊結構的可靠性。
本發明一實施例提供一種晶片堆疊結構，其包括第一晶片、堆疊於第一晶片上的第二晶片以及堆疊於第二晶片上的第三晶片，其中第二晶片包括電路區以及鄰近電路區的連接區。第二晶片的連接區包括至少一導電通孔以及支撐結構。至少一導電通孔在第一晶片、第二晶片及第三晶片的堆疊方向上貫穿第二晶片，以將第一晶片電性連接至第三晶片。支撐結構環繞並接觸導電通孔的側壁。
在一些實施例中，支撐結構包括第一金屬圖案、第二金屬圖案以及第三金屬圖案。第一金屬圖案環繞且接觸導電通孔且具有第一寬度。第二金屬圖案設置在第一金屬圖案上，其中第二金屬圖案環繞且接觸導電通孔且具有第二寬度。第三金屬圖案設置在第二金屬圖案上，其中第三金屬圖案環繞且接觸導電通孔且具有第三寬度。第一金屬圖案、第二金屬圖案以及第三金屬圖案在堆疊方向上彼此分隔開來。
在一些實施例中，第一寬度大於第二寬度，且第二寬度大於第三寬度。
在一些實施例中，第一金屬圖案、第二金屬圖案及第三金屬圖案未電性連接至第二晶片的電路區中的電路結構。
在一些實施例中，第一金屬圖案包括接觸導電通孔的第一內側壁以及與第一內側壁相對的第一外側壁。第二金屬圖案包括接觸導電通孔的第二內側壁以及與第二內側壁相對的第二外側壁。第三金屬圖案包括接觸導電通孔的第三內側壁以及與第三內側壁相對的第三外側壁。第一內側壁、第二內側壁及第三內側壁在堆疊方向上彼此偏置。
在一些實施例中，第一外側壁、第二外側壁及第三外側壁在堆疊方向上彼此對齊。
在一些實施例中，第三寬度為第三外側壁至第三內側壁的距離，第二寬度為第二外側壁至第二內側壁的距離，且第一寬度為第一外側壁至第一內側壁的距離。
在一些實施例中，導電通孔在堆疊方向上的長度約等於第二晶片的厚度。
在一些實施例中，導電通孔包括矽通孔（through silicon via）。
在一些實施例中，至少一導電通孔包括多個導電通孔，且支撐結構環繞並接觸多個導電通孔。
基於上述，在上述晶片堆疊結構中，其藉由將支撐結構設計為環繞且接觸導電通孔的側壁，以降低應力遷移對導電通孔的影響，如此可確保晶片堆疊結構在晶片之間具有良好的連接，以改善晶片堆疊結構的可靠性。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。
應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。本文中所使用的「電性連接」可包括物理連接（例如有線連接）及物理斷接（例如無線連接）。
本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。
圖1A是本發明一實施例的晶片堆疊結構的剖面示意圖。圖1B是本發明一實施例的第二晶片的俯視示意圖。圖2和圖3是本發明一實施例的形成第二晶片的導電通孔以及支撐結構的剖面示意圖。圖2的（a）是支撐結構的剖面示意圖，而圖2的（b）是支撐結構的俯視示意圖。圖4是本發明另一實施例的第二晶片的俯視示意圖。
請參照圖1A和圖1B，晶片堆疊結構10包括第一晶片100、堆疊於第一晶片100上的第二晶片200以及堆疊於第二晶片200上的第三晶片300。第二晶片200包括電路區R1以及鄰近電路區R1的連接區R2。在一些實施例中，第二晶片200的厚度可大於第一晶片100和/或第三晶片300的厚度。
第二晶片200的電路區R1包括電路結構210。在一些實施例中，電路結構210可包括基底（未示出）、形成於基底上的元件層（未示出）、形成於元件層上的內連線層（未示出）和形成於內連線層上的重佈線層（未示出）。
在一些實施例中，基底可包括半導體基底或半導體上覆絕緣體（semiconductor on insulator，SOI）基底。半導體基底或SOI基底中的半導體材料可包括元素半導體、合金半導體或化合物半導體。舉例而言，元素半導體可包括Si或Ge。合金半導體可包括SiGe、SiGeC等。化合物半導體可包括SiC、III-V族半導體材料或II-VI族半導體材料。半導體材料可摻雜有第一導電型的摻雜物或與第一導電型互補的第二導電型的摻雜物。舉例而言，第一導電型可為N型，而第二導電型可為P型。
在一些實施例中，元件層可包括PMOS、NMOS、CMOS、JFET、BJT、二極體或其組合等主動元件和/或電容、電阻、電感或其組合等被動元件。
在一些實施例中，內連線層可包括介電層以及在介電層中的配線結構。介電層的材料可包括諸如氧化矽、氮化矽或氮氧化矽等的介電材料。配線結構可包括導電層和導電通孔。導電層和導電通孔可各自包括諸如金屬（例如鋁或鎢）等的導電材料。
在一些實施例中，重佈線層可包括介電層以及設置在其中的導電層和導電通孔。介電層的材料可包括諸如氧化矽、氮化矽或氮氧化矽等的介電材料。導電層和導電通孔可各自包括諸如金屬（例如鋁或鎢）等的導電材料。
第二晶片200的連接區R2包括至少一導電通孔220以及支撐結構230。導電通孔220在第一晶片100、第二晶片200以及第三晶片300的堆疊方向上貫穿第二晶片200，以將第一晶片100電性連接至第三晶片300。支撐結構230環繞並接觸導電通孔220的側壁。如此一來，在受到溫度循環（temperature cycling）所引起之應力遷移（stress migration，SM）時，支撐結構230能夠用來支撐導電通孔220，以降低應力遷移對導電通孔220的影響，故可確保晶片堆疊結構10在晶片之間（例如第一晶片100和第三晶片300之間）具有良好的連接，以改善晶片堆疊結構10的可靠性。
在一些實施例中，導電通孔220可包括阻障層222以及導電插塞224，其中阻障層222可環繞導電插塞224。阻障層222的材料可包括氮化鈦。導電插塞224的材料可包括金屬、金屬合金或其組合。在一些實施例中，金屬與金屬合金可例如是Cu、Al、Ti、Ta、W、Pt、Cr、Mo或其合金。在一些實施例中，導電通孔220可包括矽通孔（through silicon via，TSV）。在一些實施例中，至少一導電通孔220可包括多個導電通孔220，而支撐結構230可環繞並接觸該些導電通孔220。在一些實施例中，該些導電通孔220的數量並未與支撐結構230的數量對應。舉例來說，如圖1B所示，該些導電通孔220被同一個支撐結構230環繞。在另一些實施例中，該些導電通孔220的數量與支撐結構230的數量對應。舉例來說，如圖4所示，該些導電通孔220分別被相對應的支撐結構230環繞，且該些支撐結構230彼此間隔開來。在一些實施例中，導電通孔220在堆疊方向上的長度約等於第二晶片200的厚度。
在一些實施例中，支撐結構230可包括第一金屬圖案MP1、設置在第一金屬圖案MP1上的第二金屬圖案MP2以及設置在第二金屬圖案MP2上的第三金屬圖案MP3。第一金屬圖案MP1可環繞並接觸導電通孔220，且可具有第一寬度（如圖2所示的第一寬度W1）。第二金屬圖案MP2可環繞並接觸導電通孔220，且可具有第二寬度（如圖2所示的第二寬度W2）。第三金屬圖案MP3可環繞並接觸導電通孔220，且可具有第三寬度（如圖2所示的第三寬度W3）。在一些實施例中，如圖2的（b）所示，第一寬度W1可大於第二寬度W2，且第二寬度W2可大於第三寬度W3。在一些實施例中，如圖2的（a）所示，第一金屬圖案MP1、第二金屬圖案MP2及第三金屬圖案MP3為環狀圖案且在垂直方向（即第一晶片100、第二晶片200和第三晶片300的堆疊方向）上彼此間隔開來。
第一金屬圖案MP1可包括接觸導電通孔220的第一內側壁以及與第一內側壁相對的第一外側壁，第二金屬圖案MP2可包括接觸導電通孔220的第二內側壁以及與第二內側壁相對的第二外側壁，且第三金屬圖案MP3可包括接觸導電通孔220的第三內側壁以及與第三內側壁相對的第三外側壁。在一些實施例中，第三寬度W3可為第三外側壁至第三內側壁的距離。第二寬度W2可為第二外側壁至第二內側壁的距離。第一寬度W1可為第一外側壁至第一內側壁的距離。
在一些實施例中，第一內側壁、第二內側壁及第三內側壁可在垂直方向（即第一晶片100、第二晶片200和第三晶片300的堆疊方向）上彼此偏置。更進一步說明，以垂直方向來看，第二內側壁環繞包圍第一內側壁，並且第三內側壁環繞包圍第二內側壁與第一內側壁（如圖2的（b）所示）。在一些實施例中，第一外側壁、第二外側壁及第三外側壁可在垂直方向（即第一晶片100、第二晶片200和第三晶片300的堆疊方向）上彼此對齊。
在一些實施例中，第一金屬圖案MP1、第二金屬圖案MP2以及第三金屬圖案MP3的材料可包括金屬、金屬合金或其組合。在一些示範實施例中，金屬與金屬合金可例如是Cu、Al、Ti、Ta、W、Pt、Cr、Mo或其合金。
在一些實施例中，第一金屬圖案MP1、第二金屬圖案MP2及第三金屬圖案MP3可整合於形成電路結構210之內連線層和/或重佈線層的製程中。在一些實施例中，第一金屬圖案MP1、第二金屬圖案MP2及第三金屬圖案MP3並未電性連接至第二晶片200的電路區R1中的電路結構210。舉例而言，第一金屬圖案MP1、第二金屬圖案MP2及第三金屬圖案MP3並未電性連接至電路結構210的內連線層和/或重佈線層。
在一些實施例中，第二晶片200的導電通孔220以及支撐結構230可藉由如下步驟形成。首先，請參照圖2，於第二晶片200中形成包括第一金屬圖案MP1、第二金屬圖案MP2及第三金屬圖案MP3的支撐結構230。在一些實施例中，如圖2的（a）和（b）所示，第一金屬圖案MP1、第二金屬圖案MP2及第三金屬圖案MP3為環狀圖案且在垂直方向上彼此間隔開來。接著，請參照圖2和圖3，在第二晶片200的由第一金屬圖案MP1、第二金屬圖案MP2及第三金屬圖案MP3所環繞的部分中形成通孔孔洞OP。然後，在通孔孔洞OP的表面上形成阻障層222。之後，於通孔孔洞OP中填入導電材料，以在阻障層222上形成導電插塞224。
綜上所述，在上述實施例的晶片堆疊結構中，其藉由將支撐結構設計為環繞且接觸導電通孔的側壁，以降低應力遷移對導電通孔的影響，如此可確保晶片堆疊結構在晶片之間具有良好的連接，以改善晶片堆疊結構的可靠性。
10:晶片堆疊結構
100:第一晶片
200:第二晶片
210:電路結構
220:導電通孔
222:阻障層
224:導電插塞
230:支撐結構
300:第三晶片
OP:通孔孔洞
MP1:第一金屬圖案
MP2:第二金屬圖案
MP3:第三金屬圖案
R1:電路區
R2:連接區
W1:第一寬度
W2:第二寬度
W3:第三寬度
圖1A是本發明一實施例的晶片堆疊結構的剖面示意圖。
圖1B是本發明一實施例的第二晶片的俯視示意圖。
圖2和圖3是本發明一實施例的形成第二晶片的導電通孔以及支撐結構的剖面示意圖。
圖4是本發明另一實施例的第二晶片的俯視示意圖。
10:晶片堆疊結構
100:第一晶片
200:第二晶片
220:導電通孔
222:阻障層
224:導電插塞
230:支撐結構
300:第三晶片
MP1:第一金屬圖案
MP2:第二金屬圖案
MP3:第三金屬圖案
R2:連接區
Claims (9)
- 一種晶片堆疊結構，包括第一晶片、堆疊於所述第一晶片上的第二晶片以及堆疊於所述第二晶片上的第三晶片，其中所述第二晶片包括電路區以及鄰近所述電路區的連接區，且所述第二晶片的所述連接區包括：至少一導電通孔，在所述第一晶片、所述第二晶片及所述第三晶片的堆疊方向上貫穿所述第二晶片，以將所述第一晶片電性連接至所述第三晶片；以及支撐結構，環繞並接觸所述導電通孔的側壁，所述支撐結構包括：第一金屬圖案，具有第一寬度；以及第二金屬圖案，設置在所述第一金屬圖案上且具有第二寬度，其中所述第一金屬圖案及所述第二金屬圖案在所述堆疊方向上彼此分隔開來。
- 如請求項1所述的晶片堆疊結構，其中所述第一寬度大於所述第二寬度。
- 如請求項1所述的晶片堆疊結構，其中所述第一金屬圖案及所述第二金屬圖案未電性連接至所述第二晶片的所述電路區中的電路結構。
- 如請求項1所述的晶片堆疊結構，其中：所述第一金屬圖案包括接觸所述導電通孔的第一內側壁以及與所述第一內側壁相對的第一外側壁；以及 所述第二金屬圖案包括接觸所述導電通孔的第二內側壁以及與所述第二內側壁相對的第二外側壁，其中所述第一內側壁及所述第二內側壁在所述堆疊方向上彼此偏置。
- 如請求項4所述的晶片堆疊結構，其中所述第一外側壁及所述第二外側壁在所述堆疊方向上彼此對齊。
- 如請求項4所述的晶片堆疊結構，其中所述第二寬度為所述第二外側壁至所述第二內側壁的距離，且所述第一寬度為所述第一外側壁至所述第一內側壁的距離。
- 如請求項1所述的晶片堆疊結構，其中所述導電通孔在所述堆疊方向上的長度約等於所述第二晶片的厚度。
- 如請求項1所述的晶片堆疊結構，其中所述導電通孔包括矽通孔(through silicon via)。
- 如請求項1所述的晶片堆疊結構，其中至少一所述導電通孔包括多個導電通孔，所述支撐結構環繞並接觸多個所述導電通孔。
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| TW202220155A (zh) * | 2020-11-05 | 2022-05-16 | 南韓商三星電子股份有限公司 | 用於疊對量測的矽通孔鍵以及包含矽通孔鍵的半導體裝置和半導體封裝 |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200939394A (en) * | 2007-10-09 | 2009-09-16 | Applied Materials Inc | Method for forming an air gap in multilevel interconnect structure |
| TW202220155A (zh) * | 2020-11-05 | 2022-05-16 | 南韓商三星電子股份有限公司 | 用於疊對量測的矽通孔鍵以及包含矽通孔鍵的半導體裝置和半導體封裝 |
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