CN117352466A - 半导体结构 - Google Patents

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Abstract

本申请提供一种半导体结构。该半导体结构包括一第一基底、设置于该第一基底上的一第一介电层、设置于该第一介电层上的一第一钝化层、以及设置于该第一钝化层上的一第二基底。该半导体结构还包括一第一密封环，嵌入在该第一介电层内并环绕该第一介电层的一电路区域。该半导体结构还包括一导热结构，嵌入在该第一钝化层内并通过一第一连接结构与该第一密封环相连。

Description

半导体结构
技术领域
本申请案主张美国第17/857,223及17/857,752号专利申请案的优先权(即优先权日为“2022年7月5日”)，其内容以全文引用的方式并入本文中。
本公开内容关于一种半导体结构，特别是有关于一种具有散热结构的半导体结构。
背景技术
三维堆叠式芯片封装在散热方面面临挑战。例如，三维堆叠的集成电路(IC)封装，如高频宽存储器(HBM)，可以包括在堆叠的芯片之间应用热界面材料(TIM)和/或晶粒之间的空腔来进行横向散热。由于三维堆叠芯片封装内的每个芯片都需要个别考量，因此期望为每个芯片建立一个散热路径，以实现稳健的散热和元件可靠性。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一个方面提供一种半导体结构。该半导体结构包括一第一基底、设置于该第一基底上的一第一介电层、设置于该第一介电层上的一第一钝化层、以及设置于该第一钝化层上的一第二基底。该半导体结构还包括一第一密封环，嵌入在该第一介电层内并围绕该第一介电层的一电路区域。该半导体结构还包括一导热结构，嵌入在该第一钝化层内并通过一第一连接结构与该第一密封环相连。
本公开的另一个方面提供一种半导体结构。该半导体结构包括一第一芯片，其具有一第一介电层及一第一基底；以及一第二芯片，被键合在该第一芯片上并具有一第一钝化层及一第二基底，其中该第二芯片包括与一第一密封环接触的一散热结构，且该第一密封环嵌入在该第一芯片的该第一介电层内。
本公开的另一个方面提供一种具有散热结构的半导体结构的制备方法。该制备方法包括形成一导热结构，嵌入在一第一芯片的一第一钝化层内，以及形成多个导电通孔，以穿透该第一芯片的一第一基底并与该导热结构接触。该制备方法还包括形成一第一连接结构，与该导热结构接触并被该第一钝化层的一表面曝露。该制备方法更包括将该第一芯片的该第一连接结构与该第二芯片的一第二连接结构键合，以及将该第一芯片的该第一钝化层与该第二芯片的该第一介电层键合，其中嵌入在该第二芯片的该第一介电层内的一第一密封环通过该第一连接结构及该第二连接结构与该导热结构热连接。
在本公开内容提出的半导体结构中，用于三维叠层芯片封装或芯片上芯片(wafer-on-wafer)结构的散热结构包含了各个芯片的密封环。所提出的散热结构为三维堆叠芯片封装或芯片上芯片结构的每个芯片提供有效的散热路径，而未引入额外的元件或复杂的结构。同时，所提出的散热结构也增加现有密封环的功能。亦即，除了密封环的固有功能(即防止非预期的应力传播到半导体元件中)，所提出的散热结构还利用密封环进行热传导和散热。所提出的散热结构也增强三维堆叠芯片封装或芯片上芯片结构的结构稳定性。
上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或过程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
图1A是俯视图，例示本公开一些实施例的半导体结构的一部分。
图1B是俯视图，例示本公开一些实施例的半导体结构的一部分。
图2是例示本公开一些实施例的半导体结构的剖面。
图3A是示意图，例示本公开一些实施例的半导体结构。
图3B是示意图，例示本公开一些实施例的半导体结构。
图3C是示意图，例示本公开一些实施例的半导体结构。
图4是例示本公开一些实施例的半导体结构的剖面。
图5A是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5B是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5C是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5D是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5E是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5F是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5G是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5H是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5I是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5J是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5K是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5L是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5M是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5N是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5O是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5P是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5Q是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5R是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5S是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图5T是例示本公开一些实施例的半导体结构的制备方法的一个阶段。
图6A和图6B是流程图，例示本公开一些实施例的半导体结构的制备方法。
其中，附图标记说明如下：
2W：半导体结构
3W：半导体结构
8：沟槽
10a：导热结构
10b：导热结构
18：沟槽
20：散热结构
30：三维散热结构
100a：俯视图
100b：俯视图
120a：导体结构
120b：导体结构
120c：导体结构
200：半导体结构
200'：半导体结构
300：半导体结构
600：制备方法
602：操作
604：操作
606：操作
608：操作
610：操作
A1：电路区域
A2：电路区域
A3：电路区域
A4：电路区域
b1：导电凸块
c1：连接结构
c2：连接结构
c3：连接结构
c4：连接结构
c5：连接结构
c6：连接结构
c7：连接结构
c8：连接结构
c9：连接结构
CW1：芯片
CW1'：芯片
d1：介电层
d2：介电层
DW1：芯片
DW1'：芯片
DW2：芯片
DW2'：芯片
DW3：芯片
DW4：芯片
i1：交叉点
i2：交叉点
i3：交叉点
i4：交叉点
p1：钝化层
p1a：表面
p2：钝化层
p3：钝化层
p4：钝化层
p5：钝化层
r1：密封环
r2：密封环
r3：密封环
r4：密封环
r5：密封环
r6：密封环
r7：密封环
r8：密封环
r9：密封环
r10：密封环
r11：密封环
r12：密封环
R1：密封环结构
R2：密封环结构
R3：密封环结构
R4：密封环结构
R5：密封环结构
s1：基底
s1'：基底
s1a：表面
s1b：表面
s2：基底
s2'：基底
s3：基底
s3'：基底
S-S'：虚线
T1：距离
v1：导电通孔
v1a：末端
v1b：末端
v2：导电通孔
v2a：末端
v2b：末端
v3：导电通孔
v4：导电通孔
v5：导电通孔
v6：导电通孔
v7：导电通孔
v12：导电通孔
v13：导电通孔
x1：脊状物
x2：脊状物
x3：脊状物
x4：脊状物
x5：脊状物
x6：脊状物
y1：脊状物
y2：脊状物
y3：脊状物
y4：脊状物
y5：脊状物
y6：脊状物
y7：脊状物
y8：脊状物
x：方向
y：方向
z：方向
具体实施方式
现在用具体的语言来描述附图中说明的本公开的实施例，或实例。应理解的是，在此不打算限制本公开的范围。对所描述的实施例的任何改变或修改，以及对本文所描述的原理的任何进一步应用，都应被认为是与本公开内容有关的技术领域的普通技术人员通常会做的。参考数字可以在整个实施例中重复，但这并不一定表示一实施例的特征适用于另一实施例，即使它们共用相同的参考数字。
应理解的是，尽管用语第一、第二、第三等可用于描述各种元素、元件、区域、层或部分，但这些元素、元件、区域、层或部分不受这些用语的限制。相反，这些用语只是用来区分一元素、元件、区域、层或部分与另一元素、元件、区域、层或部分。因此，下面讨论的第一元素、元件、区域、层或部分可以称为第二元素、元件、区域、层或部分而不偏离本发明概念的教导。
本文使用的用语仅用于描述特定的实施例，并不打算局限于本发明的概念。正如本文所使用的，单数形式的“一”、“一个”及“该”也包括复数形式，除非上下文明确指出。应进一步理解，用语“包含”及“包括”，当在本说明书中使用时，指出了所述特征、整数、步骤、操作、元素或元件的存在，但不排除存在或增加一个或多个其他特征、整数、步骤、操作、元素、元件或其组。
图1A是俯视图，例示本公开一些实施例的半导体结构的一部分。
图1A是一半导体结构的一部分的俯视图100a，显示可以包括在一堆叠IC封装的两层内的元件/元素。俯视图100a包括介电层d1、嵌入在介电层d1内的密封环r1和r2、以及设置于介电层d1上方的导热结构10a。
导热结构10a包括沿x方向延伸的脊状物x1、x2、x3、x4、x5和x6。脊状物x1、x2、x3、x4、x5和x6实质上平行。脊状物x1、x2、x3、x4、x5和x6也可以称为条带或延伸。尽管图1A显示六个脊状物，但可以设想导热结构10a可以包括六个以上的脊状物，或其一个到六个之间的任何数量。
导热结构10a可以包括具有相对较高热导率的材料。在一些实施例中，导热结构10a可以包括，例如，但不限于，银(Ag)、铜(Cu)、金(Au)、氮化铝(AlN)、碳化硅(SiC)、铝(Al)、钨(W)、锌(Zn)、或其任何组合。
一个或多个导电通孔可与导热结构10a接触设置。例如，导电通孔v1、v2和v3可以与导热结构10a接触设置。
密封环r1围绕介电层d1的周边。密封环r2围绕介电层d1的周边。密封环r2被密封环r1包围。
密封环r1和r2可以围绕配置于一芯片的主动区内的半导体元件(未显示)，例如，密封环r1和r2可以围绕电路区域A1。通过密封环围绕该主动区，可以防止在化学机械研磨(CMP)或切割过程中意外的应力传播到半导体元件中，并因此防止嵌入半导体元件的层的破裂和/或堆叠IC封装的相邻层之间的分层。密封环r1和r2可以防止应力传播到电路区域A1内的半导体元件。
密封环r1和r2可以包括铜(Cu)或任何其他适合的材料。在一些实施例中，密封环r1和r2可以各自包括一多层结构。在一些实施例中，密封环r1和r2可以各自包括一个封装密封环r1和r2骨架的阻障金属层(未显示)。在一些实施例中，该阻障金属层可以包括，例如，但不限于钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、硅化钨(WSi)、钛(Ti)、氮化钛(TiN)以及氮化钛硅(TiSiN)。
脊状物x2、x3、x4和x5从一俯视角度可以分别与密封环r1和r2相交。脊状物x1和x6从一俯视角度可以与密封环r2部分重叠。
虽然在图1A中未显示，但脊状物x1可以通过层间连接与密封环r1和r2连接。同样地，脊状物x2、x3、x4、x5和x6可以通过层间连接与密封环r1和r2连接。在一些实施例中，脊状物x1、x2、x3、x4、x5和x6可以与密封环r1和r2电连接。在一些实施例中，脊状物x1、x2、x3、x4、x5和x6可以与密封环r1和r2热连接。
图1B是俯视图，例示本公开一些实施例的半导体结构的一部分。
图1B是一半导体结构的一部分的俯视图100b。俯视图100b显示可以包括在一堆叠IC封装的两层内的元件/元素。俯视图100b包括介电层d1、被嵌入介电层d1内的密封环r1和r2、以及设置于介电层d1上方的导热结构10b。
导热结构10b包括沿x方向延伸的脊状物x1、x2、x3、x4、x5和x6。脊状物x1、x2、x3、x4、x5和x6实质上平行。导热结构10b还包括在y方向延伸的脊状物y1、y2、y3、y4、y5、y6、y7和y8。脊状物y1、y2、y3、y4、y5、y6、y7和y8实质上平行。脊状物x1、x2、x3、x4、x5和x6可以实质上垂直于脊状物y1、y2、y3、y4、y5、y6、y7和y8。脊状物x1、x2、x3、x4、x5和x6也可以称为条带或延伸。脊状物y1、y2、y3、y4、y5、y6、y7和y8也可以称为条带或延伸。
尽管图1B显示沿x方向延伸的六个脊状物和沿y方向延伸的八个脊状物，但可以设想导热结构10b可以包括沿x方向延伸的任何其他数量的脊状物，以及沿y方向延伸的任何其他数量的脊状物。
导热结构10b可以包括具有相对较高热导率的材料。导热结构10b可以包括与导热结构10a类似的材料。
脊状物x2、x3、x4和x5从一俯视角度可以分别与密封环r1和r2相交。脊状物x1和x6从一俯视图角度可以与密封环r2部分重叠。脊状物y2、y3、y4、y5、y6和y7从一俯视角度可以分别与密封环r1和r2相交。脊状物y1和y8可以从一俯视角度与密封环r2部分重叠。
虽然在图1B中没有显示，但脊状物x1可以通过层间连接与密封环r1和r2连接。同样地，脊状物x2、x3、x4、x5和x6可以通过层间连接与密封环r1和r2连接。
虽然在图1B中没有显示，但脊状物y1可以通过层间连接与密封环r1和r2连接。同样地，脊状物y2、y3、y4、y5、y6、y7和y8可以通过层间连接与密封环r1和r2连接。
在一些实施例中，脊状物x1、x2、x3、x4、x5和x6可以与密封环r1和r2电连接。在一些实施例中，脊状物x1、x2、x3、x4、x5和x6可以与密封环r1和r2热连接。在一些实施例中，脊状物y1、y2、y3、y4、y5、y6、y7和y8可以与密封环r1和r2电连接。在一些实施例中，脊状物y1、y2、y3、y4、y5、y6、y7和y8可以与密封环r1和r2热连接。
脊状物x1、x2、x3、x4、x5和x6以及脊状物y1、y2、y3、y4、y5、y6、y7和y8可以共同形成一网状结构。导热结构10b可以包括一网状轮廓。
图2是例示本公开一些实施例的半导体结构的剖面。图2显示了半导体结构200。半导体结构200可以对应于沿图1A中所示的虚线S-S'的剖面。
半导体结构200包括芯片CW1、DW1和DW2。芯片CW1、DW1和DW2可以垂直堆叠。芯片CW1可以用混合键合的方式与芯片DW1键合。芯片DW1可以使用混合键合方式与芯片DW2键合。该混合键合可以使用一粘合剂，如聚酰亚胺、热压、扩散键合、压力连接等，以形成金属对金属、绝缘体对绝缘体、以及金属对绝缘体的键合，以实现一垂直堆叠的芯片。
在本公开内容中，“芯片”或“半导体芯片”可以指任何类型和形状、在其上形成半导体元件的基底。芯片DW1和DW2可以以“面对背”的方式进行键合。通常，基底的一面可以称为芯片的背面，而形成半导体元件的另一面可以称为芯片的表面。亦即，芯片DW2的表面与芯片DW1的背面键合在一起。
芯片CW1可以称为一载体芯片。芯片CW1包括基底s1和钝化层p1。芯片CW1包括嵌入在钝化层p1内的导热结构10a。钝化层p1可以是一种或多种适合的介电质材料，如氧化硅、氮化硅、低k介电质(如碳掺杂的氧化物)、极低k介电质(如多孔碳掺杂的二氧化硅)、其组合、或类似材料。钝化层p1的制作技术可以例如是化学气相沉积(CVD)制程，尽管可以利用任何适合的制程，其厚度可以在约0.5μm和约5μm之间，如约
芯片CW1包括嵌入在基底s1内的导电通孔v1、v2和v3。导电通孔v1、v2和v3可以各自称为通硅孔(TSV)。导电通孔v1、v2和v3分别穿透基底s1。参照图2，导电通孔v1包括被基底s1的表面s1a曝露的末端v1a。导电通孔v1包括嵌入在钝化层p1内的末端v1b。导电通孔v1的末端v1b与导热结构10a接触。导电通孔v1通过末端v1b落在导热结构10a上。参照图2，导电通孔v1的末端v1b可以从基底s1的表面s1b凸出。导电通孔v1的末端v1b可以不与表面s1b共面。
被基底s1的表面s1a曝露的末端v1a可以促进半导体结构200的累积热量的散失。嵌入在基底s1内的多个TSV的曝露表面可以促进半导体结构200的累积热量的消散。
同样地，导电通孔v2包括被基底s1的表面s1a曝露的末端v2a。导电通孔v2包括嵌入在钝化层p1内的末端v2b。导电通孔v2的末端v2b与导热结构10a接触。导电通孔v2通过末端v2b落在导热结构10a上。
导热结构10a和嵌入在基底s1内的所有导电通孔可统称为散热结构20。
芯片DW1可以称为一元件芯片。芯片DW1包括基底s2、介电层d1、以及钝化层p2。芯片DW1包括嵌入在介电层d1内的密封环r1、r2、r3、r4、r5和r6。密封环r1和r2可以设置于同一高度上。密封环r3和r4可以设置于同一高度上。密封环r5和r6可以设置于同一高度上。密封环r3比密封环r1更远离导热结构10a。密封环r5比密封环r3离导热结构10a更远。密封环r4比密封环r2离导热结构10a更远。密封环r6比密封环r4离导热结构10a更远。
密封环r1可以与密封环r3连接。密封环r2可以与密封环r4连接。密封环r3可以与密封环r5连接。密封环r4可以与密封环r6连接。
例如，密封环r1可以通过连接结构c5与密封环r3连接。密封环r2可以通过连接结构c6与密封环r4连接。密封环r3可以通过其间的连接结构与密封环r5连接。密封环r4可以通过其间的连接结构与密封环r6连接。在一些实施例中，连接结构c5和连接结构c3可以同轴。在一些实施例中，连接结构c6和连接结构c4可以同轴。
密封环r1、r3和r5可以通过它们之间的连接结构进行电连接。密封环r1、r3和r5可以通过其间的连接结构进行热连接。密封环r2、r4和r6可以通过其间的连接结构进行电连接。密封环r2、r4和r6可以通过其间的连接结构进行热连接。
密封环r1、r3和r5可以通过连接结构c1和c3与导热结构10a进行电连接。密封环r1、r3和r5可以通过连接结构c1和c3与导热结构10a进行热连接。连接结构c1和c3可以统称为一连接结构。
密封环r2、r4和r6可以通过连接结构c2和c4与导热结构10a进行电连接。密封环r2、r4和r6可以通过连接结构c2和c4与导热结构10a进行热连接。连接结构c2和c4可以统称为一连接结构。
在一些实施例中，连接结构c1和导电通孔v1可以同轴。在一些实施例中，连接结构c3和导电通孔v1可以同轴。在一些实施例中，连接结构c2和导电通孔v2可以同轴。在一些实施例中，连接结构c4和导电通孔v2可以同轴。
芯片DW1包括嵌入在介电层d1内的电路区域A1。电路区域A1可以包括主动元件、被动元件、导线和/或互连。电路区域A1可以包括一多层结构。电路区域A1可以被密封环r1、r2、r3、r4、r5和r6包围。密封环r1、r2、r3、r4、r5和r6可以防止应力传播到电路区域A1内的半导体元件。
芯片DW1包括嵌入在基底S2内的导电通孔v4和v5。导电通孔v4和v5可以穿透基底s2。导电通孔v4和v5可以分别称为通硅孔(TSV)。导电通孔v4和v5可以各自包括嵌入在介电层d1的一末端和嵌入在钝化层p2的另一末端。
芯片DW2可以称为一元件芯片。芯片DW2包括基底s3、介电层d2，以及钝化层p3、p4和p5。
芯片DW2包括嵌入在介电层d2内的密封环r7、r8、r9、r10、r11和r12。密封环r7和r8可以设置于同一高度上。密封环r9和r10可以设置于同一高度上。密封环r11和r12可以设置于同一高度上。
密封环r7、r9和r11可以通过它们之间的连接结构进行电连接。密封环r7、r9和r11可以通过其间的连接结构进行热连接。密封环r8、r10和r12可以通过其间的连接结构进行电连接。密封环r8、r10和r12可以通过其间的连接结构进行热连接。
元件芯片DW2的密封环可以与元件芯片DW1的密封环连接。元件芯片DW2的密封环可以与元件芯片DW1的密封环进行热连接。例如，密封环r7、r9和r11可以通过导电通孔v4和连接结构c7连接到密封环r1、r3和r5。
元件芯片DW2的密封环可以与导热结构10a进行热连接，例如，通过嵌入在基底s2内的导电通孔、元件芯片DW1的密封环，以及介电层d1和钝化层p1内的连接结构。
芯片DW2包括嵌入在介电层d2内的电路区域A2。电路区域A2可以包括主动元件、被动元件、导线和/或互连。电路区域A2可以包括一多层结构。电路区域A2可以被密封环r7、r8、r9、r10、r11和r12包围。密封环r7、r8、r9、r10、r11和r12可以防止应力传播到电路区域A2内的半导体元件。
电路区域A2内的半导体元件可以通过嵌入在基底S2内的导电通孔v5与电路区域A1内的元件进行电连接。
芯片DW2包括嵌在基底s3内的导电通孔v6和v7。导电通孔v6和v7可以穿透基底s3。导电通孔v6和v7可以分别称为通硅孔(TSV)。导电通孔v6和v7可以各自包括嵌入在介电层d2的一末端和嵌入在钝化层p4的另一末端。
芯片DW2还包括部分嵌入在钝化层p5内的多个导电凸块b1。一些导电凸块b1可以经配置以向/从电路区域A1和/或A2传输/接收信号。一些导电凸块b1可以是半导体结构200的信号传输路径的一部分。一些导电凸块b1可以是半导体结构200的导热路径的一部分。
图3A是示意图，例示本公开一些实施例的半导体结构。图3A显示了半导体结构120a。半导体结构120a可以是一三维堆叠芯片封装的一部分或一芯片上芯片(wafer-on-wafer)结构。半导体结构120a可以是一三维堆叠芯片封装或一芯片上芯片结构的散热结构。半导体结构120a包括导热结构10a、导电通孔v1、v2、v12和v13、密封环r1和r2，以及连接结构c1、c2、c3和c4。
导热结构10a包括沿x方向延伸的脊状物x1、x2、x3、x4、x5和x6。脊状物x1、x2、x3、x4、x5和x6可以相互间隔一定的距离T1。在一些实施例中，每个脊状物x1、x2、x3、x4、x5和x6之间的距离可以根据设计需要调整。导电结构10a的脊状物有利于相对均匀的热传导，因此可以提高散热的效率。脊状物还能增强导热结构10a的结构稳定性。
参照图3A，导电通孔v1、v2、v12和v13落在脊状物x2上。虽然在本实施例中显示了特定数量(即4个)的导电通孔落在单个脊状物上，但可以设想到单个脊状物上的导电通孔的数量可以根据设计需要调整。在一些实施例中，导热结构10a的单个脊状物可以包括安装在上面的四个以上的导电通孔。在一些实施例中，导热结构10a的单个脊状物可以包括安装在其上的少于四个的导电通孔。
密封环r1和r2可以通过导热结构10a连接。例如，密封环r1和r2可以通过脊状物x2和连接结构c1、c2、c3和c4与导热结构10a连接。在一些实施例中，导热结构10a的每个脊状物都可以与密封环r1和r2连接。在其他实施例中，只有导热结构10a的一些脊状物与密封环r1和r2相连。
图3A中所示的导热结构10a、所有的导电通孔、所有的密封环和所有的连接结构可以共同发挥散热结构的作用。
图3B是示意图，例示本公开一些实施例的半导体结构。
图3B显示了半导体结构120b。半导体结构120b可以是一三维堆叠芯片封装或一芯片上芯片结构的一部分。半导体结构120b可以是一三维堆叠芯片封装或芯片上芯片结构的一散热结构。半导体结构120b包括导热结构10b、多个落在导热结构10b上的导电通孔、密封环r1和r2，以及设置于导热结构10b和密封环r1或r2之间的若干连接结构。
导热结构10b包括沿x方向延伸的脊状物x1、x2、x3、x4、x5和x6。脊状物x1、x2、x3、x4、x5和x6可以相互间隔一定的距离。在一些实施例中，每个脊状物x1、x2、x3、x4、x5和x6之间的距离可以根据设计需要调整。尽管在本实施例中显示了沿x方向延伸的特定数量(即6个)的脊状物，但可以设想到沿x方向延伸的脊状物数量可以根据设计需要进行调整。
导热结构10b包括沿y方向延伸的脊状物y1、y2、y3、y4、y5、y6、y7和y8。脊状物y1、y2、y3、y4、y5、y6、y7和y8可以相互间隔一定的距离。在一些实施例中，每个脊状物y1、y2、y3、y4、y5、y6、y7和y8之间的距离可以根据设计需要调整。尽管在本实施例中显示了特定数量(即8个)的脊状物在y方向上延伸，但可以设想到在y方向上延伸的脊状物数量可以根据设计需要进行调整。
脊状物x1、x2、x3、x4、x5和x6以及脊状物y1、y2、y3、y4、y5、y6、y7和y8共同组成一网状轮廓。导热结构10b包括一网状轮廓。导热结构10b的该网状轮廓有利于相对均匀的热传导，因此可以提高散热效率。该网状轮廓还可以提高导热结构10b的结构稳定性。
导热结构10b包括多个交叉点。例如，脊状物y2与脊状物x2相交于交叉点i1，脊状物y2与脊状物x3相交于交叉点i2，脊状物y3与脊状物x2相交于交叉点i3，脊状物y3与脊状物x3相交于交叉点i4。
图3C是示意图，例示本公开一些实施例的半导体结构。
图3C显示了半导体结构120c。半导体结构120c可以是一三维堆叠芯片封装或芯片上芯片结构的一部分。半导体结构120c可以是一三维堆叠芯片封装或一芯片上芯片结构的散热结构。半导体结构120c包括导热结构10b、落在导热结构10b上的多个导电通孔(例如v2和v3)、密封环r1和r2，以及设置于导热结构10b和密封环r1或r2之间的若干连接结构。
半导体结构120c包括设置于导热结构10b的交叉点上的多个导电通孔。例如，半导体结构120c可以包括位于交叉点i1上的导电通孔v2，以及位于交叉点i3上的导电通孔v3。在本实施例中，所有的导电通孔都位于导热结构10b的交叉点上。尽管如此，可以设想导热结构10b上的导电通孔的位置可以根据设计需要调整。亦即，导热结构10b可以包括一个或多个设置于交叉点以外的位置的导电通孔。
图4是剖视图，例示本公开一些实施例的半导体结构。图4显示了半导体结构300。半导体结构300可以对应于一三维堆叠芯片封装或一芯片上芯片结构的剖面。半导体结构300包括垂直堆叠的芯片CW1、DW1、DW2、DW3和DW4。
芯片CW1可以称为一载体芯片。芯片CW1包括多个硅通孔(TSV)和导热结构10a。TSV(例如，导电通孔v1)和导热结构10a可统称为散热结构20。
芯片DW1可以称为一元件芯片。芯片DW1包括被密封环结构R1包围的电路区域A1。芯片DW1可以使用混合键合的方式与芯片CW1结合。芯片DW2可以称为一元件芯片。芯片DW2包括被密封环结构R2包围的电路区域A2。芯片DW2可以使用混合键合的方式与芯片DW1键合。芯片DW2可以以“面对背”的方式键合到芯片DW1上。芯片DW3可以称为一元件芯片。芯片DW3包括被密封环结构R3包围的电路区域A3。芯片DW3可以使用混合键合的方式键合到芯片DW2上。芯片DW3可以以“面对背”的方式键合到芯片DW2上。芯片DW4可以称为一元件芯片。芯片DW4包括被密封环结构R4包围的电路区域A4。芯片DW4可以使用混合键合的方式与芯片DW3键合。芯片DW4可以以“背对背”的方式黏合到芯片DW3上。
散热结构20和密封环结构R1、R2、R3和R4可以共同组成三维散热结构30。三维散热结构30可以促进芯片DW1、DW2、DW3和DW4产生的热量的散失。三维散热结构30可以促进从芯片DW1、DW2、DW3和DW4的电路区域A1、A2、A3和A4散去产生的热量。
图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I、图5J、图5K、图5L、图5M、图5N、图5O、图5P、图5Q、图5R、图5S和图5T是例示本公开一些实施例的半导体结构200的制备方法的各个阶段。
参照图5A，提供基底s1'。在一些实施例中，基底s1'可以包括单晶基底、绝缘体上的半导体(SOI)基底、掺杂的硅块基底和半导体上的外延(EPI)基底等。此外，尽管各种实施例可以主要针对与硅基半导体材料(例如，硅和硅与锗和/或碳的合金)相容的材料和制程进行描述，但本公开内容在此不受限制。相反，各种实施例可以使用任何类型的半导体材料来实现。
参照图5B，形成多个TSV(例如，导电通孔v1和v2)。每个TSV的一部分延伸到基底s1'并保持嵌入在基底s1'内。每个TSV的一末端被基底s1'曝露。在一些实施例中，每个TSV的一末端从基底s1'的表面s1b突出。在一些实施例中，每个TSVs包括与基底s1'的表面s1b不共面的一末端。在一些实施例中，每个TSV的两端都不与基底s1'的表面s1b共面。
多个TSV的制备可能涉及通过一干式蚀刻在基底s1'上形成沟槽。在本公开中，干式蚀刻是指通过将材料曝露在一离子的轰击下，使材料的一部分从曝露的表面移开，因此去除材料。在一些实施例中，该离子可包括但不限于碳氟化合物、氧、氯或三氯化硼。在一些实施例中，添加氮气、氩气、氦气和其他气体也可能参与该干式蚀刻制程。
参照图5C，在基底s1'上可以形成其中具有嵌入在导热结构10a或10b的钝化层p1。钝化层p1可以是一种或多种适合的介电质材料，如氧化硅、氮化硅、低k介电质(如碳掺杂的氧化物)、极低k介电质(如多孔碳掺杂的二氧化硅)、其组合、或类似材料。钝化层p1的制作技术可以例如是化学气相沉积(CVD)制程，尽管可以利用任何适合的制程，其厚度可以在约0.5μm和约5μm之间，如约
导热结构10a或10b与多个TSV(例如，导电通孔v1和v2)接触。导热结构10a或10b与基底s1'的多个TSVs热连接。在一些实施例中，导热结构10a或10b可以包括多个脊状物或条带。在一些实施例中，导热结构10a或10b可以包括一网状轮廓。
参照图5D，一个或多个连接结构(例如，连接结构c1和c2)与导热结构10a或10b接触形成。在一些实施例中，该连接结构嵌入在钝化层p1内。连接结构c1和c2的一末端可以被钝化层p1的表面p1a曝露。在一些实施例中，连接结构c1和导电通孔v1可以同轴。在一些实施例中，连接结构c2和导电通孔v2可以同轴。在图5D的操作中形成的半导体结构可以称为芯片CW1'。
参照图5E，提供一芯片，包括基底s2'和设置于其上的介电层d1。介电层d1包括嵌入在其中的电路区域A1和围绕电路区域A1的密封环结构R1。介电层d1可以包括氧化硅层、氮化硅层、氮氧化硅(silicon oxy-nitride)层或由其他适合的介电质材料制作的介电层，并且介电层d1的制作技术可以是沉积或类似技术。在一些实施例中，介电层d1可以包括一多层结构。
参照图5F，连接结构c3和c4与密封环结构R1接触形成。连接结构c3和c4与密封环结构R1进行热连接。连接结构c3和c4中的每一个的一末端被介电层d1曝露。在图5F的操作中得到的半导体结构可以称为芯片DW1'。
参照图5G，提供一芯片，包括基底s3'和设置于其上的介电层d2。介质层d2包括嵌入在其中的电路区域A2和围绕电路区域A2的密封环结构R2。介电层d2可以包括氧化硅层、氮化硅层、氮氧化硅层或由其他适合的介电材料形成的介电层，并且介电层d2的制作技术可以是沉积或类似技术。在一些实施例中，介电层d2可以包括一多层结构。
参照图5H，连接结构c7和c8与密封环结构R2接触形成。连接结构c7和c8与密封环结构R2进行热连接。连接结构c7和c8的一末端被介电层d2曝露。此外，连接结构c9与电路区域A2的至少一层接触形成。在图5H的操作中得到的半导体结构可以称为芯片DW2'。
参照图5I，芯片DW1'和芯片CW1'键合在一起。连接结构c1和c3接触，连接结构c2和c4接触。芯片DW1'可以用混合键合键合到芯片CW1'上。该混合键合可以使用一粘合剂，如聚酰亚胺、热压、扩散键合、压力连接等，以产生金属对金属、绝缘体对绝缘体和金属对绝缘体的键合，以实现一垂直堆叠的芯片。芯片DW1'和CW1'可以以“面对面”的方式进行键合。
参照图5J，如图所示的半导体结构是在芯片DW1'与芯片CW1'键合后得到。芯片DW1'的介电层d1和芯片CW1'的钝化层p1被基底s1'和s2'夹住。
参照图5K，基底s2'被减薄以形成基底s2，并在其上形成钝化层p2。基底s2'的减薄技术可以是一机械研磨、化学机械研磨(CMP)、湿式蚀刻或大气下游等离子体(ADP)干式化学蚀刻(DCE)。
钝化层p2可以是一种或多种适合的介电质材料，如氧化硅、氮化硅、低k介电质(如碳掺杂的氧化物)、极低k介电质(如多孔碳掺杂的二氧化硅)、其组合、或类似材料。钝化层p2的制作技术可以是化学气相沉积(CVD)制程，尽管可以利用任何适合的制程，其厚度可以在约0.5μm和约5μm之间，如约
参照图5L，形成多个穿透钝化层p2和基底s2的沟槽8。多个沟槽8可以称为一孔、一空洞或一坑。多个沟槽8的制作技术可以例如是一干式蚀刻。沟槽8可以通过该干式蚀刻来制备，直到密封环R1的至少一部分被曝露。沟槽8可以通过该干式蚀刻来制备，直到电路区域A1的至少一部分被曝露。
参照图5M，多个TSV(例如，导电通孔v4和v5)在沟槽8内形成。一些TSV(例如，导电通孔v4)与密封环R1接触。一些TSV(例如，导电通孔v5)与电路区域A1的至少一层接触。在图5M的操作中得到的半导体结构可以称为半导体结构2W。
参照图5N，芯片DW2'和半导体结构2W键合在一起。连接结构c7和c8与导电通孔v4接触。连接结构c9与导电通孔v5接触。
芯片DW2'可以使用混合键合与半导体结构2W键合。该混合键合可以使用一粘合剂，如聚酰亚胺、热压、扩散键合、压力连接等，以形成金属对金属、绝缘体对绝缘体和金属对绝缘体的键合，实现一垂直堆叠的芯片。芯片DW2'和半导体结构2W可以以“面对背”的方式进行键合。亦即，芯片DW2'的“面”与半导体结构2W的“背”键合。
在“面对背”键合中，电路区域A1和A2可以位于同一侧，而密封环结构R1和R2可以位于同一侧，因此，电路区域A1和A2可以用一短途路线(例如，通过导电通孔v5)相互连接，而密封环结构R1和R2可以用一短途路线(例如，通过导电通孔v4)相互连接。在“面对背”键合中，不需要准备电路区域和密封环结构以镜像方式(或翻转方式)设置的芯片。因此，整个制备过程可以得到简化，成本也可以降低。
参照图5O，在芯片DW2'与半导体结构2W键合后，得到如图所示的半导体结构。电路区A1可以通过导电通孔v5和连接结构c9与电路区A2电连接。密封环结构R1可以通过导电通孔v4和连接结构c7和c8与密封环结构R2热连接。
参照图5P，对基底s3'进行减薄以形成基底s3，然后在其上形成钝化层p4。基底s3'的减薄技术可以是一机械研磨、化学机械研磨(CMP)、湿式蚀刻、或大气下游等离子体(ADP)干式化学蚀刻(DCE)。钝化层p4可以是一种或多种适合的介电质材料，如氧化硅、氮化硅、低k介电质(如碳掺杂的氧化物)、极低k介电质(如多孔碳掺杂的二氧化硅)、其组合、或类似材料。
参照图5Q，形成多个穿透钝化层p4和基底s3的沟槽18。多个沟槽18可以称为一孔、一空洞或一坑。多个沟槽18的制作技术可以例如是一干式蚀刻。沟槽18可以通过该干法蚀刻来制备，直到密封环R2的至少一部分被曝露。沟槽18可以通过该干法蚀刻来制备，直到电路区域A2的至少一部分被曝露。
参照图5R，多个TSV(例如，导电通孔v6和v7)在沟槽18内形成。一些TSV(例如，导电通孔v6)与密封环R2接触。一些TSV(例如导电通孔v7)与电路区域A2的至少一层接触。在图5R的操作中得到的半导体结构可以称为半导体结构3W。多个TSV各自有被钝化层p4曝露的一表面。
参照图5S，多个导电凸块b1与该多个TSVs接触形成。多个导电凸块b1可以与多个TSVs热接触。多个导电凸块b1可以与多个TSVs电连接。此外，在钝化层p4的上方形成额外的钝化层p5。钝化层p5的形成是为了覆盖多个导电凸块b1中每个凸点的至少一部分。多个导电凸块b1部分嵌入在钝化层p5内。多个导电凸块b1被钝化层p5部分曝露。
钝化层p5可以是一种或多种适合的介电质材料，如氧化硅、氮化硅、低k介电质(如碳掺杂的氧化物)、极低k介电质(如多孔碳掺杂的二氧化硅)、其组合、或类似材料。在一些实施例中，钝化层p5可以包括不同于钝化层p4的材料。在一些实施例中，钝化层p5可以包括与钝化层p4相同的材料。在图5S的操作中得到的半导体结构可以称为半导体结构200'。
参照图5T，在图5S的操作中得到的半导体结构200'被翻转，然后对基底s1'进行减薄以形成基底s1。基底s1'的减薄技术可以是一机械研磨、化学机械研磨(CMP)、湿式蚀刻或大气下游等离子体(ADP)干式化学蚀刻(DCE)。基底s1'被减薄，直到TSV(例如，导电通孔v1)被曝露。在图5T的操作中得到的半导体结构与图2所示的半导体结构200相对应。
图6A和图6B是流程图，例示本公开一些实施例的半导体结构的制备方法600。
制备方法600从操作602开始，其中形成一导热结构，嵌入在一第一芯片的一第一钝化层内。例如，操作602可以形成嵌入在芯片CW1的钝化层p1内的导热结构10a，如图2或图5C所示。
制备方法600继续进行操作604，其中形成多个导电通孔，以穿透该第一芯片的一第一基底并与该导热结构接触。例如，操作604可以形成多个穿透芯片CW1的基底s1并与导热结构10a接触的导电通孔v1、v2和v3，如图2所示。
制备方法600继续进行操作606，其中形成一第一连接结构，与该导热结构接触并被该第一钝化层的一表面曝露。例如，操作606可以形成与导热结构10a接触并被钝化层p1的表面p1a曝露的连接结构c1，如图2或图5D所示。
制备方法600继续进行操作608，其中该第一芯片的该第一连接结构键合到一第二芯片的一第二连接结构。例如，操作608可以将第一芯片CW1'的连接结构c1与第二芯片DW1'的连接结构c3键合，如图5I所示。
制备方法600继续进行操作610，其中将该第一芯片的该第一钝化层键合到该第二芯片的一第一介电层。例如，操作610可以将第一芯片CW1'的钝化层p1与第二芯片DW1'的介电层d1键合，如图5J所示。尽管操作610被描述为在操作608之后，但可以设想到操作610可以在操作608之前执行，或者操作608和610同时执行。
制备方法600继续进行操作612，其中在该第二芯片的一第二基底上形成一第二钝化层。例如，操作612可以在芯片DW1'的基底s2上形成钝化层p2，如图5K所示。
制备方法600继续进行操作614，其中形成穿透该第二钝化层和该第二基底的一第一导电通孔。例如，操作614可以形成穿透钝化层p2和基底s2的导电通孔v4，如图5M所示。
制备方法600继续进行操作616，其中该第二芯片的该第一导电通孔键合到一第三芯片的一第三连接结构。例如，操作616可以将半导体结构2W的导电通孔v4键合到第三芯片DW2'的连接结构c7上，如图5N所示。
制备方法600继续进行操作618，其中该第三芯片的一第三钝化层(图5N；p3)键合到该第二芯片的该第二钝化层(图5N；p2)。例如，操作618可以将芯片DW2'的钝化层p3键合到半导体结构2W的钝化层p2，如图5N所示。尽管操作618被描述为在操作616之后，但可以设想，操作618可以在操作616之前执行，或者操作616和618可以同时执行。
制备方法600仅仅是一个例子，并不打算将本公开的内容限制在权利要求中明确叙述的范围之外。可以在制备方法600的每个操作之前、期间或之后提供额外的操作，并且所述的一些操作可以被替换、消除或为该方法的额外实施例重新排序。在一些实施例中，制备方法600还可以包括图6A和图6B中未描绘的操作。在一些实施例中，制备方法600可以包括图6A和6B中描绘的一个或多个操作。
本公开的一个方面提供一种半导体结构。该半导体结构包括一第一基底、设置于该第一基底上的一第一介电层、设置于该第一介电层上的一第一钝化层、以及设置于该第一钝化层上的一第二基底。该半导体结构还包括一第一密封环，嵌入在该第一介电层内并围绕该第一介电层的一电路区域。该半导体结构还包括一导热结构，嵌入在该第一钝化层内并通过一第一连接结构与该第一密封环相连。
本公开的另一个方面提供一种半导体结构。该半导体结构包括一第一芯片，其具有一第一介电层及一第一基底；以及一第二芯片，被键合在该第一芯片上并具有一第一钝化层及一第二基底，其中该第二芯片包括与一第一密封环接触的一散热结构，且该第一密封环嵌入在该第一芯片的该第一介电层内。
本公开的另一个方面提供一种具有散热结构的半导体结构的制备方法。该制备方法包括形成一导热结构，嵌入在一第一芯片的一第一钝化层内，以及形成多个导电通孔，以穿透该第一芯片的一第一基底并与该导热结构接触。该制备方法还包括形成一第一连接结构，与该导热结构接触并被该第一钝化层的一表面曝露。该制备方法更包括将该第一芯片的该第一连接结构与该第二芯片的一第二连接结构键合，以及将该第一芯片的该第一钝化层与该第二芯片的该第一介电层键合，其中嵌入在该第二芯片的该第一介电层内的一第一密封环通过该第一连接结构及该第二连接结构与该导热结构热连接。
在本公开内容提出的半导体结构中，用于三维叠层芯片封装或芯片上芯片结构的散热结构包含了各个芯片的密封环。所提出的散热结构为三维堆叠芯片封装或芯片上芯片结构的每个芯片提供有效的散热路径，而未引入额外的元件或复杂的结构。同时，所提出的散热结构也增加现有密封环的功能。亦即，除了密封环的固有功能(即防止非预期的应力传播到半导体元件中)，所提出的散热结构还利用密封环进行热传导和散热。所提出的散热结构也增强三维堆叠芯片封装或芯片上芯片结构的结构稳定性。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所界定的本公开的精神与范围。例如，可用不同的方法实施上述的许多过程，并且以其他过程或其组合替代上述的许多过程。
再者，本申请案的范围并不受限于说明书中所述的过程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的过程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等过程、机械、制造、物质组成物、手段、方法、或步骤是包括于本申请案的权利要求内。

Claims (19)

1.一种半导体结构，包括：
一第一基底；
一第一介电层，设置于该第一基底上；
一第一钝化层，设置于该第一介电层上；
一第二基底，设置于该第一钝化层上；
一第一密封环，嵌入在该第一介电层内并围绕该第一介电层的一电路区域；以及
一导热结构，嵌入在该第一钝化层内，其中
该导热结构通过一第一连接结构与该第一密封环相连。
2.如权利要求1所述的半导体结构，更包括嵌入在该第二基底内的一第一导电通孔，其中该第一导电通孔的一第一端被该第二基底的一表面曝露，且该第一导电通孔的一第二端与该导热结构接触。
3.如权利要求1所述的半导体结构，更包括嵌入在该第一介电层内并被该第一密封环包围的一第二密封环，其中该第二密封环通过一第二连接结构、该导热结构以及该第一连接结构与该第一密封环连接。
4.如权利要求1所述的半导体结构，其中该导热结构包括：
一第一脊状物，在一第一方向上延伸；以及
一第二脊状物，与该第一脊状物间隔开，并与该第一脊状物平行延伸。
5.如权利要求4所述的半导体结构，其中该导热结构更包括：
一第三脊状物，沿垂直于该第一方向的一第二方向延伸；以及
一第四脊状物，与该第三脊状物间隔开，并与该第三脊状物平行延伸；
其中该第三脊状物与该第一脊状物及该第二脊状物相交，该第四脊状物与该第一脊状物及该第二脊状物相交。
6.如权利要求4所述的半导体结构，更包括：
一第一导电通孔，落在该第一脊状物上；以及
一第二导电通孔，落在该第一脊状物上；
其中该第一导电通孔包括被该第二基底的一表面曝露的一端，以及该第二导电通孔包括被该第二基底的该表面曝露的一端。
7.如权利要求5所述的半导体结构，更包括：
一第一导电通孔，落在该第三脊状物与该第一脊状物的一交叉点上；以及
一第二导电通孔，落在该第四脊状物与该第一脊状物的一交叉点上。
8.如权利要求3所述的半导体结构，更包括嵌入在该第一介电层内的一第三密封环，其中该第三密封环与该第一密封环间隔开，且该第三密封环比该第一密封环更远离该导热结构。
9.如权利要求8所述的半导体结构，其中该第三密封环通过一第三连接结构与该第一密封环连接，且该导热结构包括一网状轮廓。
10.如权利要求8所述的半导体结构，更包括嵌入在该第一介电层内并被该第三密封环包围的一第四密封环，其中该第四密封环通过一第四连接结构与该第二密封环连接。
11.一种半导体结构，包括：
一第一芯片，其具有一第一介电层及一第一基底；以及
一第二芯片，被键合在该第一芯片上并具有一第一钝化层及一第二基底，其中
该第二芯片包括与一第一密封环接触的一散热结构，且该第一密封环嵌入在该第一芯片的该第一介电层内。
12.如权利要求11所述的半导体结构，其中该散热结构包括：
一导热结构，嵌入在该第一钝化层内；以及
一第一导电通孔，穿透该第二基底，其中
该第一导电通孔的一第一端被该第二基底的一表面曝露。
13.如权利要求11所述的半导体结构，更包括嵌入在该第一介电层内并被该第一密封环包围的一第二密封环，其中该第二密封环通过一连接结构与该散热结构连接。
14.如权利要求12所述的半导体结构，更包括与该第一芯片键合的一第三芯片，并具有一第二介电层及一第三基底，其中该第二芯片的该散热结构与嵌入在该第二介电层内的一第三密封环热连接，并且第一芯片包括被该第一密封环包围的一第一电路区，以及该第三芯片包括被该第三密封环包围的一第二电路区。
15.如权利要求14所述的半导体结构，其中该第一电路区通过穿透该第一基底的一第二导电通孔与该第二电路区电连接，并且该导热结构包括一网状轮廓。
16.如权利要求12所述的半导体结构，其中该导热结构包括：
一第一脊状物，在一第一方向上延伸；以及
一第二脊状物，与该第一脊状物间隔开，并与该第一脊状物平行延伸；
其中该导热结构更包括在垂直于该第一方向的一第二方向上延伸的一第三脊状物，以及其中该散热结构更包括落在该第三脊状物与该第一脊状物的一交叉点上的一第三导电通孔。
17.如权利要求14所述的半导体结构，其中该第一芯片的该第一电路区域及该第三芯片的该第二电路区域位于该第一基底的相对两侧。
18.如权利要求11所述的半导体结构，其中该散热结构包括：
一导热结构，嵌入在该第一钝化层内；以及
多个导电通孔，与该导热结构直接接触，其中
该多个导电通孔中的每一个包括嵌入在该第一钝化层内的一第一端及被该第二基底的一表面曝露的一第二端。
19.如权利要求13所述的半导体结构，其中该散热结构包括嵌入在该第一钝化层内的一导热结构，并具有沿一第一方向延伸的一第一脊状物，且该第一脊状物与该第一密封环及该第二密封环连接。
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