CN115775773A - 半导体封装 - Google Patents

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CN
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semiconductor
substrate
supporting
chip
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池永根
姜芸炳
李相勋
李忠善
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体封装包括第一半导体芯片，第一半导体芯片包括第一半导体基板和穿透第一半导体基板的至少一部分的多个第一贯通电极。多个第二半导体包括第二半导体基板，所述多个第二半导体芯片堆叠在第一半导体芯片上。多个接合焊盘布置在第一半导体芯片和所述多个第二半导体芯片之间。芯片接合绝缘层布置在第一半导体芯片和所述多个第二半导体芯片之间。至少一个支撑虚设基板堆叠在所述多个第二半导体芯片上并具有布置在其下表面上的支撑接合绝缘层。

Description

半导体封装
技术领域
本发明构思涉及半导体封装，更具体地，涉及具有堆叠的半导体芯片的半导体封装。
背景技术
随着期望电子产品的小型化、高容量和高性能，也期望半导体封装的高集成和高速度。为此，已经开发了具有包括堆叠的半导体芯片的多个半导体芯片的半导体封装。
发明内容
本发明构思提供了具有堆叠的半导体芯片并具有改善的结构可靠性的半导体封装。
为了实现上述技术问题，本发明构思提供如下的半导体封装。
根据本发明构思的一方面，提供了一种半导体封装，其包括：第一半导体芯片，包括具有彼此相反的有源表面和无源表面的第一半导体基板，第一半导体芯片包括穿透第一半导体基板的至少一部分的多个第一贯通电极；多个第二半导体芯片，包括具有彼此相反的有源表面和无源表面的第二半导体基板，第二半导体基板的有源表面面对第一半导体基板的无源表面，所述多个第二半导体芯片堆叠在第一半导体芯片上；多个接合焊盘，布置在第一半导体芯片和所述多个第二半导体芯片之间；芯片接合绝缘层，被配置为围绕所述多个接合焊盘并布置在第一半导体芯片和所述多个第二半导体芯片之间；以及至少一个支撑虚设基板，堆叠在所述多个第二半导体芯片上并具有布置在其下表面上的支撑接合绝缘层，其中所述多个第二半导体芯片中的至少一些包括穿透第二半导体基板的至少一部分的多个第二贯通电极，其中所述多个接合焊盘将所述多个第一贯通电极电连接到所述多个第二贯通电极，其中所述至少一个支撑虚设基板的总垂直高度大于第一半导体芯片和所述多个第二半导体芯片中每个的各自的垂直高度。
根据本发明构思的另一方面，提供了一种半导体封装，其包括：高带宽存储器(HBM)控制器管芯，包括具有彼此相反的有源表面和无源表面的第一半导体基板，HBM控制器管芯包括穿透第一半导体基板的至少一部分的多个第一贯通电极；多个动态随机存取存储器(DRAM)管芯，包括具有彼此相反的有源表面和无源表面的第二半导体基板，第二半导体基板的有源表面面对第一半导体基板的无源表面，所述多个DRAM管芯堆叠在第一半导体基板上；多个接合焊盘，布置在HBM控制器管芯和所述多个DRAM管芯之间；芯片接合绝缘层，被配置为围绕所述多个接合焊盘并布置在HBM控制器管芯和所述多个DRAM管芯之间；以及多个支撑虚设基板，依次堆叠在所述多个DRAM管芯上并具有附接到其每个下表面的支撑接合绝缘层，其中所述多个DRAM管芯当中的除了最上面的DRAM管芯以外的剩余的 DRAM管芯包括多个第二贯通电极，所述多个第二贯通电极穿透第二半导体基板的至少一部分并通过所述多个接合焊盘电连接到所述多个第一贯通电极，其中所述多个支撑虚设基板中的每个的垂直高度等于或小于第一半导体基板和所述多个DRAM管芯中每个的垂直高度，其中所述多个支撑虚设基板的总垂直高度大于第一半导体基板和所述多个DRAM管芯中每个的各自的垂直高度。
根据本发明构思的另一方面，提供了一种半导体封装，其包括：高带宽存储器(HBM)控制器管芯，包括具有彼此相反的有源表面和无源表面的第一半导体基板，HBM控制器管芯包括穿透第一半导体基板的至少一部分的多个第一贯通电极，HBM控制器管芯具有第一水平宽度和第一垂直高度；多个DRAM管芯，包括具有彼此相反的有源表面和无源表面的第二半导体基板，第二半导体基板的有源表面面对第一半导体基板的无源表面并堆叠在第一半导体芯片上，所述多个DRAM管芯每个具有小于第一水平宽度的第二水平宽度、和第二垂直高度；多个接合焊盘，布置在HBM控制器管芯和所述多个DRAM管芯之间；芯片接合绝缘层，被配置为围绕所述多个接合焊盘并布置在HBM控制器管芯和所述多个DRAM管芯之间；多个支撑虚设基板，具有附接到其每个下表面的支撑接合绝缘层并依次堆叠在所述多个DRAM管芯上，并且每个支撑虚设基板具有小于第二水平宽度的第三水平宽度以及等于或小于第一垂直高度和第二垂直高度的第三垂直高度；以及封装模制层，覆盖HBM控制器管芯的上表面、所述多个DRAM管芯的侧表面和所述多个支撑虚设基板的侧表面，但暴露所述多个支撑虚设基板当中的最上面的支撑虚设基板的上表面而不覆盖最上面的支撑虚设基板的上表面，其中所述多个支撑虚设基板的总垂直高度大于第一垂直高度和第二垂直高度。
附图说明
本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1A至图4B各自是示出根据本发明构思的示例实施方式的半导体封装的截面图；
图5A至图5I是示出根据示例实施方式的制造半导体封装的方法的截面图；
图6A和图6B是示出根据示例实施方式的制造半导体封装的方法的截面图；
图7A至图7D是示出根据示例实施方式的制造半导体封装的方法的截面图；
图8A和图8B是示出根据示例实施方式的制造半导体封装的方法的截面图；以及
图9至图11是用于概念性地说明根据本发明构思的实施方式的在制造半导体封装的方法中形成接合焊盘的工艺的截面图。
对应的附图标记贯穿附图的若干视图指示对应的部分。
具体实施方式
现在将参照附图更全面地描述示例实施方式。
图1A至图4B各自是示出根据本发明构思的示例实施方式的半导体封装的截面图。在图1A至图4B中，相同的附图标记表示相同的构件，并且重复的描述可以被省略。
参照图1A，半导体封装1000包括第一半导体芯片100和多个第二半导体芯片200。尽管半导体封装1000在图1A中被示出为包括四个第二半导体芯片200，但本发明构思不限于此。例如，半导体封装1000可以包括两个或更多个第二半导体芯片200。在一些实施方式中，半导体封装1000可以包括 4个第二半导体芯片200的倍数。多个第二半导体芯片200可以依次堆叠在第一半导体芯片100上。为了便于描述，多个第二半导体芯片200当中最下面的第二半导体芯片200可以被称为最下面的第二半导体芯片200L，最上面的第二半导体芯片200可以被称为最上面的第二半导体芯片200H。
半导体封装1000中包括的第一半导体芯片100和多个第二半导体芯片 200可以通过多个接合焊盘320电连接以交换信号并提供电力和接地。例如，多个接合焊盘320可以分别布置在第一半导体芯片100和最下面的第二半导体芯片200L之间以及在两个相邻的第二半导体芯片200之间。
例如，多个接合焊盘320可以由包括Cu的材料制成。在多个接合焊盘 320当中，布置在第一半导体芯片100和最下面的第二半导体芯片200L之间的接合焊盘320可以被称为第一接合焊盘，布置在两个相邻的第二半导体芯片200之间的接合焊盘320可以被称为第二接合焊盘。
第一半导体芯片100可以包括具有彼此相反的有源表面和无源表面的第一半导体基板110、形成在第一半导体基板110的有源表面上的第一半导体元件112、形成在第一半导体基板110的有源表面上的第一布线结构130、以及连接到第一布线结构130并穿透第一半导体芯片100的至少一部分的多个第一贯通电极120。第一半导体芯片100还可以包括设置在其下表面上并电连接到第一布线图案132和/或第一布线通路134的多个芯片焊盘150。多个芯片焊盘150可以通过第一布线图案132和/或第一布线通路134电连接到第一半导体元件112或第一布线结构130。
在半导体封装1000中，第一半导体芯片100可以被布置为使得第一半导体基板110的有源表面面朝下并且第一半导体基板110的无源表面面朝上。因此，除非在本说明书中另有说明，否则半导体封装1000的第一半导体芯片100的上表面是指第一半导体基板110的无源表面所面向的一侧，并且第一半导体芯片100的下表面是指其有源表面所面向的一侧。然而，当描述第一半导体芯片100作为参考时，第一半导体芯片100的下表面(第一半导体基板110的有源表面面朝该下表面)可以被称为第一半导体芯片100的前表面，第一半导体芯片100的上表面(无源表面面朝该上表面)可以被称为第一半导体芯片100的后表面。
第二半导体芯片200可以包括具有彼此相反的有源表面和无源表面的第二半导体基板210、形成在第二半导体基板210的有源表面上的第二半导体元件212、以及形成在第二半导体基板210的有源表面上的第二布线结构230。
多个第二半导体芯片200中的至少一些第二半导体芯片200还可以包括连接到第二布线结构230并穿透第二半导体芯片200的至少一部分的多个第二贯通电极220。在一些实施方式中，在多个第二半导体芯片200当中，作为布置得离第一半导体芯片100最远并位于半导体封装1000的最上端的第二半导体芯片200的最上面的第二半导体芯片200H可以不包括多个第二贯通电极220。
仅第二半导体基板210可以在最上面的第二半导体芯片200H的上表面处暴露。即，仅半导体材料可以在最上面的第二半导体芯片200H的上表面处。
在一些实施方式中，在多个第二半导体芯片200当中，最上面的第二半导体芯片200H的垂直高度(即厚度)和剩余的第二半导体芯片200的垂直高度(即厚度)可以具有基本相同的值。
在半导体封装1000中，多个第二半导体芯片200中的每个可以在有源表面面朝下(即面对第一半导体芯片100)的同时在垂直方向上依次堆叠在第一半导体芯片100上。因此，除非在本说明书中另有说明，否则半导体封装1000的第二半导体芯片200的上表面是指第二半导体基板210的无源表面所面向的一侧，并且第二半导体芯片200的下表面是指第二半导体基板 210的有源表面所面向的一侧。然而，当描述第二半导体芯片200作为参考时，第二半导体芯片200的下表面(第二半导体基板210的有源表面面朝该下表面)可以被称为第一半导体芯片200的前表面，第二半导体芯片200的上表面(无源表面面朝该上表面)可以被称为第二半导体芯片200的后表面。
第一半导体基板110和第二半导体基板210可以包括例如诸如硅(Si) 的半导体材料。或者，第一半导体基板110和第二半导体基板210可以包括诸如锗(Ge)的半导体材料。第一半导体基板110和第二半导体基板210中的每个可以具有有源表面和与有源表面相反的无源表面。第一半导体基板 110和第二半导体基板210可以包括导电区域，例如掺有杂质的阱。第一半导体基板110和第二半导体基板210可以具有各种器件隔离结构，诸如浅沟槽隔离(STI)结构。
第一半导体元件112和第二半导体元件212中的每个可以包括各种类型的多个单独的器件。多个单独的器件可以包括各种微电子器件，例如金属氧化物半导体场效应晶体管(MOSFET)(诸如互补金属氧化物半导体(CMOS) 晶体管)、系统大规模集成(LSI)、图像传感器(诸如CMOS成像传感器 (CIS))、微机电系统(MEMS)、有源器件、无源器件等。多个单独的器件可以电连接到第一半导体基板110或第二半导体基板210的导电区域。第一半导体元件112和第二半导体元件212中的每个还可以包括导电布线或导电插塞，该导电布线或导电插塞将多个单独的器件中的至少两个或所述多个单独的器件电连接到第一半导体基板110和第二半导体基板210中的每个的导电区域。此外，多个单独的器件中的每个可以通过绝缘膜与相邻的单独的器件电分离。
第一半导体芯片100和第二半导体芯片200中的至少一个可以是存储器半导体芯片。
在一些实施方式中，第一半导体芯片100可以是包括串并转换电路并且控制多个第二半导体芯片200的缓冲器芯片，多个第二半导体芯片200可以是包括存储器单元的存储器芯片。例如，包括第一半导体芯片100和多个第二半导体芯片200的半导体封装1000可以是高带宽存储器(HBM)，第一半导体芯片100可以被称为HBM控制器管芯，多个第二半导体芯片200中的每个可以被称为动态随机存取存储器(DRAM)管芯。
第一布线结构130可以包括多个第一布线图案132、连接到多个第一布线图案132的多个第一布线通路134、以及围绕多个第一布线图案132和多个第一布线通路134的第一布线间绝缘层136。在一些实施方式中，多个第一布线图案132可以具有约0.5μm或更小的厚度。在一些实施方式中，第一布线结构130可以具有多层布线结构，该多层布线结构包括位于不同垂直水平处的第一布线图案132和第一布线通路134。
第二布线结构230可以包括多个第二布线图案232、连接到多个第二布线图案232的多个第二布线通路234、以及围绕多个第二布线图案232和多个第二布线通路234的第二布线间绝缘层236。在一些实施方式中，多个第二布线图案132可以具有约0.5μm或更小的厚度。在一些实施方式中，第二布线结构230可以具有多层布线结构，该多层布线结构包括位于不同垂直水平处的第二布线图案232和第二布线通路234。
多个第一布线图案132、多个第一布线通路134、多个第二布线图案232 和多个第二布线通路234可以包括诸如铝、铜或钨的金属材料。在一些实施方式中，多个第一布线图案132、多个第一布线通路134、多个第二布线图案232和多个第二布线通路234可以包括用于布线的阻挡膜和用于布线的金属层。用于布线的阻挡膜可以由金属、金属氮化物或合金制成。用于布线的金属层可以包括选自W、Al、Ti、Ta、Ru、Mn和Cu的至少一种金属。
当第一布线结构130和第二布线结构230具有多层布线结构时，第一布线间绝缘层136和第二布线间绝缘层236可以具有多层结构，其中多个绝缘层对应于第一布线结构130和第二布线结构230的多层布线结构被堆叠。例如，第一布线间绝缘层136和第二布线间绝缘层236可以由硅氧化物、硅氮化物、硅氮氧化物、具有比硅氧化物低的介电常数的绝缘材料或其组合形成。在一些实施方式中，第一布线间绝缘层136和第二布线间绝缘层236可以包括原硅酸四乙酯(TEOS)膜或具有约2.2至约2.4的超低介电常数K的超低 K(ULK)膜。ULK膜可以包括SiOC膜或SiCOH膜。
第一贯通电极120和第二贯通电极220中的每个可以由贯通硅通路 (TSV)形成。第一贯通电极120和第二贯通电极220中的每个可以包括穿透第一半导体基板110和第二半导体基板210中的每个的导电插塞、以及围绕导电插塞的导电阻挡膜。导电插塞可以具有圆柱形状，导电阻挡膜可以具有围绕导电插塞的侧壁的圆筒形状。通路绝缘膜布置在第一贯通电极120和第一半导体基板110之间以及在第二贯通电极220和第二半导体基板210之间，从而围绕第一贯通电极120和第二贯通电极220的侧壁。当然，第一贯通电极120和第二贯通电极220可以具有先通路结构、中间通路结构和后通路结构中的任一种。
第一半导体芯片100可以具有第一水平宽度W1和第一垂直高度H1，多个第二半导体芯片200中的每个可以具有第二水平宽度W2和第二垂直高度H2。在一些实施方式中，第一水平宽度W1可以具有比第二水平宽度W2 大的值。在一些实施方式中，第一垂直高度H1可以与第二垂直高度H2基本相同。例如，第一垂直高度H1和第二垂直高度H2可以为约50μm至约90μm。
多个接合焊盘320可以将第二布线结构230的第二布线图案232和/或第二布线通路234电连接到位于其下方的多个第一贯通电极120或多个第二贯通电极220。
例如，最下面的第二半导体芯片200L中包括的第二布线结构230的第二布线图案232和/或第二布线通路234可以通过多个接合焊盘320(即多个第一接合焊盘)电连接到位于下方的第一半导体芯片100中包括的多个第一贯通电极120，除了最下面的第二半导体芯片200L以外的第二半导体芯片 200中包括的第二布线结构230的第二布线图案232和/或第二布线通路234 可以电连接到位于多个接合焊盘320(即多个第二接合焊盘)下方的另一第二半导体芯片200中包括的多个第二贯通电极220。
多个接合焊盘320可以分别在第一半导体芯片100和多个第二半导体芯片200之间(即在第一半导体芯片100和最下面的第二半导体芯片200L之间)以及在多个第二半导体芯片200之间被芯片接合绝缘层300围绕。多个接合焊盘320可以穿透芯片接合绝缘层300。多个芯片接合绝缘层300中的每个可以布置在第一半导体芯片100和多个第二半导体芯片200之间。
在分别在第一半导体芯片100和多个第二半导体芯片200当中的两个相邻芯片的彼此面对的表面上分开形成导电材料层之后，多个接合焊盘320中的每个可以通过扩散接合来形成，使得彼此面对的导电材料层受热膨胀以通过彼此接触的金属原子的扩散而形成一个整体。
在形成多个接合焊盘320的过程中，在分别在第一半导体芯片100和多个第二半导体芯片200当中的两个相邻芯片的彼此面对的表面上分开形成绝缘材料层之后，芯片接合绝缘层300可以通过扩散接合来形成，使得彼此面对的绝缘材料层受热膨胀、彼此接触、并通过其中包括的原子的扩散而形成一个整体。
多个芯片接合绝缘层300当中的布置在第一半导体芯片100和最下面的第二半导体芯片200L之间的最下面的芯片接合绝缘层300L可以通过将覆盖第一半导体芯片100的上表面的绝缘材料层和覆盖最下面的第二半导体芯片 200L的下表面的绝缘材料层扩散接合来形成。
最下面的芯片接合绝缘层300L可以在其上部中具有第一凹陷300R，使得与最下面的第二半导体芯片200L垂直重叠的部分的厚度具有比不与最下面的第二半导体芯片200L垂直重叠的部分大的值。第一凹陷300R可以位于最下面的芯片接合绝缘层300L的不与最下面的第二半导体芯片200L垂直重叠的部分中。最下面的芯片接合绝缘层300L可以具有其中中心部分(即与最下面的第二半导体芯片200L垂直重叠的部分)与边缘部分(即不与最下面的第二半导体芯片200L垂直重叠的部分)相比向上突出的形状，并且可以具有平坦的下表面。
最下面的芯片接合绝缘层300L可以覆盖第一半导体芯片100的上表面的不与最下面的第二半导体芯片200L垂直重叠的所有部分。第一半导体芯片100的上表面的在垂直方向上与最下面的第二半导体芯片200L重叠的部分、以及最下面的第二半导体芯片200L的下表面的一部分可以被多个接合焊盘320覆盖，并且剩余部分可以被最下面的芯片接合绝缘层300L覆盖。
除了最下面的芯片接合绝缘层300L以外的剩余的芯片接合绝缘层300 可以与多个接合焊盘320一起覆盖第二半导体芯片200的彼此面对的上表面和下表面两者。除了最下面的芯片接合绝缘层300L以外的剩余的芯片接合绝缘层300可以具有平坦的上表面和下表面以具有基本相同的厚度。
支撑虚设基板400可以堆叠在最上面的第二半导体芯片200H上。支撑虚设基板400可以包括例如诸如硅(Si)的半导体材料。在一些实施方式中，支撑虚设基板400可以仅由半导体材料制成。例如，支撑虚设基板400可以是裸晶片的部分。
支撑虚设基板400可以具有第三水平宽度W3和第三垂直高度H3。在一些实施方式中，第三水平宽度W3可以具有比第一水平宽度W1和第二水平宽度W2小的值。在一些实施方式中，第三垂直高度H3可以大于第一垂直高度H1和第二垂直高度H2。例如，第三垂直高度H3可以为约100μm至约500μm。
支撑接合绝缘层350可以布置在最上面的第二半导体芯片200H和支撑虚设基板400之间。在彼此面对的最上面的第二半导体芯片200H的上表面和支撑虚设基板400的下表面上分开形成绝缘材料层之后，支撑接合绝缘层 350可以通过扩散接合来形成，使得彼此面对的绝缘材料层受热膨胀以通过彼此接触的原子的扩散而形成一个整体。
仅半导体材料可以在支撑虚设基板400的下表面和最上面的第二半导体芯片200H的上表面上暴露。因此，支撑接合绝缘层350的上表面和下表面可以仅接触半导体材料。因为最上面的第二半导体芯片200H不包括第二贯通电极230，所以支撑接合绝缘层350可以与第二贯通电极230间隔开。
支撑接合绝缘层350可以在其上部中具有第二凹陷350R，使得在垂直方向上与支撑虚设基板400重叠的部分的厚度具有比在垂直方向上不与支撑虚设基板400重叠的部分大的值。第二凹陷350R可以位于支撑接合绝缘层350的在垂直方向上不与支撑虚设基板400重叠的部分中。支撑接合绝缘层 350可以具有其中中间部分(即在垂直方向上与支撑虚设基板400重叠的部分)与边缘部分(即在垂直方向上不与支撑虚设基板400重叠的部分)相比突出的形状，并且可以具有平坦的下表面。
支撑接合绝缘层350可以覆盖支撑虚设基板400的下表面和最上面的第二半导体芯片200H的上表面两者。支撑接合绝缘层350可以填充支撑虚设基板400的下表面和最上面的第二半导体芯片200H的上表面之间的空间。
最下面的芯片接合绝缘层300L可以具有第一水平宽度W1，除了最下面的芯片接合绝缘层300L以外的剩余的芯片接合绝缘层300可以具有第二水平宽度W2，支撑接合绝缘层350可以具有第二水平宽度W2。除了最下面的芯片接合绝缘层300L以外的剩余的芯片接合绝缘层300可以在垂直方向上与多个第二半导体芯片200重叠。除了最下面的芯片接合绝缘层300L 以外的剩余的芯片接合绝缘层300以及多个第二半导体芯片200中的每个的侧表面可以在垂直方向上彼此对准以形成共面表面。
芯片接合绝缘层300和支撑接合绝缘层350可以由SiO、SiN、SiCN、SiCO和聚合物材料中的任一种制成。聚合物材料可以是苯并环丁烯(BCB)、聚酰亚胺(PI)、聚苯并恶唑(PBO)、硅酮、丙烯酸酯或环氧树脂。例如，芯片接合绝缘层300和支撑接合绝缘层350可以由硅氧化物制成。在一些实施方式中，芯片接合绝缘层300和支撑接合绝缘层350可以由相同的材料制成。芯片接合绝缘层300和支撑接合绝缘层350可以具有例如约100nm至约 1μm的厚度。
半导体封装1000还可以包括封装模制层500，该封装模制层500覆盖第一半导体芯片100的上表面并围绕在第一半导体芯片100上的多个第二半导体芯片200和支撑虚设基板400的侧表面。封装模制层500可以包括例如环氧模塑料(EMC)。在一些实施方式中，封装模制层500可以覆盖支撑虚设基板400的上表面。在另一些实施方式中，封装模制层500可以不覆盖支撑虚设基板400的上表面。例如，散热构件可以附接在支撑虚设基板400上，且热界面材料(TIM)布置在其间。
在一些实施方式中，半导体封装100还可以包括布置在第一半导体芯片 100的下表面上的基底再布线层600。基底再布线层600可以包括多个封装再布线线路图案620、多个封装再布线通路640和封装再布线绝缘层660。在一些实施方式中，可以堆叠多个封装再布线绝缘层660。封装再布线绝缘层660可以由例如可光成像电介质(PID)或光敏聚酰亚胺(PSPI)形成。封装再布线线路图案620和封装再布线通路640可以包括例如金属，诸如铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)、钌(Ru)等或其合金，但不限于此。在一些实施方式中，封装再布线线路图案620和封装再布线通路640可以通过在包括钛、钛氮化物或钛钨的籽晶层上层叠金属或金属的合金来形成。
多个封装再布线线路图案620可以布置在封装再布线绝缘层660的上表面和下表面中的至少一个上。多个封装再布线通路640可以穿过封装再布线绝缘层660以分别与多个封装再布线线路图案620的一部分接触。在一些实施方式中，多个封装再布线线路图案620中的至少一些可以与多个封装再布线通路640中的一些一起形成以形成一个整体。例如，封装再布线线路图案 620和与封装再布线线路图案620的上表面接触的封装再布线通路640可以形成一个整体。封装再布线绝缘层660可以覆盖多个封装再布线线路图案 620和多个封装再布线通路640。
多个封装再布线线路图案620和多个封装再布线通路640可以电连接到多个芯片焊盘150。在一些实施方式中，多个再布线通路640中的至少一些可以接触多个芯片焊盘150。例如，当封装再布线层600包括多个堆叠的封装再布线绝缘层660时，穿透最上面的封装再布线绝缘层660的再布线通路 640可以电连接到芯片焊盘150。
在一些实施方式中，多个封装再布线通路640可以具有从底部到顶部延伸且水平地变窄的锥形形状。即，多个封装再布线通路640可以具有远离第一半导体芯片100更宽的水平宽度。
在多个封装再布线线路图案620当中，布置在封装再布线层600的下表面上的封装再布线线路图案620可以被称为封装焊盘650。多个封装连接端子700可以附接到多个封装焊盘650。例如，封装连接端子700可以是焊料球或凸块。
在一些实施方式中，半导体封装1000可以不包括封装再布线层600。例如，多个封装连接端子700可以附接到多个芯片焊盘150。
封装再布线层600的水平宽度和水平面积可以具有与第一半导体芯片100的水平宽度和水平面积相同的值。封装再布线层600和第一半导体芯片 100可以在垂直方向上彼此重叠。
例如，封装再布线层600、第一半导体芯片100和封装模制层500的水平宽度和水平面积可以具有基本相同的值。封装再布线层600、第一半导体芯片100和封装模制层500中的每个的侧表面可以在垂直方向上彼此对准以形成共面表面。
根据本发明构思的半导体封装1000可以通过混合接合通过堆叠第一半导体芯片100和多个第二半导体芯片200来形成，在该混合接合中，多个接合焊盘320和芯片接合绝缘层300通过扩散接合来形成。因为第一半导体芯片100和多个第二半导体芯片200基本相同并具有相对薄的厚度(垂直高度)，所以在执行混合接合的过程中，可以灵活地发生弯曲，从而可以防止或减少接合缺陷在第一半导体芯片100和多个第二半导体芯片200之间发生，并且可以防止或减少在执行后续热处理时应力集中在被接合的第一半导体芯片100和多个第二半导体芯片200上。
因为根据本发明构思的半导体封装1000具有拥有相对厚的厚度(垂直高度)的支撑虚设基板400，所以可以提高半导体封装1000的结构可靠性，并且向半导体封装1000的外部的散热可以通过支撑虚设基板400顺畅。支撑虚设基板400和最上面的第二半导体芯片200H通过支撑接合绝缘层350 接合，并且支撑接合绝缘层350的上表面和下表面可以仅与构成支撑虚设基板400和最上面的第二半导体芯片200H的半导体材料接触。因此，支撑虚设基板400具有足够厚的厚度以具有不引起弯曲的刚性，使得即使在最上面的第二半导体芯片200H与支撑虚设基板400之间发生接合缺陷，也不影响半导体封装1000的操作可靠性。
参照图1B，半导体封装1000a包括第一半导体芯片100和多个第二半导体芯片200。半导体封装1000中包括的第一半导体芯片100和多个第二半导体芯片200可以通过多个接合焊盘320电连接以交换信号并提供电力和接地。
第一半导体芯片100可以具有第一水平宽度W1和第一垂直高度H1，多个第二半导体芯片200中的每个可以具有第二水平宽度W2和第二垂直高度H2。
支撑虚设基板400a可以堆叠在最上面的第二半导体芯片200H上。支撑虚设基板400a可以包括例如诸如硅的半导体材料。在一些实施方式中，支撑虚设基板400a可以仅由半导体材料制成。例如，支撑虚设基板400a可以是裸晶片的一部分。
支撑虚设基板400a可以具有第三水平宽度W3a和第三垂直高度H3。在一些实施方式中，第三水平宽度W3a和第二水平宽度W2可以具有基本相同的值。在一些实施方式中，第三垂直高度H3可以大于第一垂直高度H1 和第二垂直高度H2。
支撑接合绝缘层350a可以布置在最上面的第二半导体芯片200H和支撑虚设基板400a之间。在彼此面对的最上面的第二半导体芯片200H的上表面和支撑虚设基板400a的下表面上分开形成绝缘材料层之后，支撑接合绝缘层350a可以通过扩散接合来形成，使得彼此面对的绝缘材料层受热膨胀以通过彼此接触的原子的扩散而形成一个整体。
仅半导体材料可以在支撑虚设基板400a的下表面和最上面的第二半导体芯片200H的上表面上暴露。因此，支撑接合绝缘层350a的上表面和下表面可以仅接触半导体材料。
支撑接合绝缘层350a可以覆盖支撑虚设基板400a的下表面和最上面的第二半导体芯片200H的上表面两者。支撑接合绝缘层350a可以填充支撑虚设基板400a的下表面和最上面的第二半导体芯片200H的上表面之间的所有空间。支撑接合绝缘层350a可以具有平坦的上表面和下表面以具有基本相同的厚度。
最下面的芯片接合绝缘层300L可以具有第一水平宽度W1，除了最下面的芯片接合绝缘层300L以外的芯片接合绝缘层300可以具有第二水平宽度W2，支撑接合绝缘层350a可以具有第二水平宽度W2。除了最下面的芯片接合绝缘层300L以外的芯片接合绝缘层300、多个第二半导体芯片200、多个支撑接合绝缘层350a和支撑虚设基板400a可以在垂直方向上彼此重叠。除了最下面的芯片接合绝缘层300L以外的芯片接合绝缘层300、第二半导体芯片200、支撑接合绝缘层350a和支撑虚设基板400a的每个侧表面可以在垂直方向上彼此对准以形成共面表面。
半导体封装1000a还可以包括封装模制层500，该封装模制层500覆盖第一半导体芯片100的上表面并围绕在第一半导体芯片100上的多个第二半导体芯片200和支撑虚设基板400a的侧表面。在一些实施方式中，封装模制层500可以覆盖支撑虚设基板400a的上表面。在另一些实施方式中，封装模制层500可以不覆盖支撑虚设基板400a的上表面。
参照图2A，半导体封装1002包括第一半导体芯片100和多个第二半导体芯片200。半导体封装1002中包括的第一半导体芯片100和多个第二半导体芯片200可以通过多个接合焊盘320电连接以交换信号并提供电力和接地。
第一半导体芯片100可以具有第一水平宽度W1和第一垂直高度H1，多个第二半导体芯片200中的每个可以具有第二水平宽度W2和第二垂直高度H2。
多个支撑虚设基板402可以堆叠在最上面的第二半导体芯片200H上。多个支撑虚设基板402可以包括例如诸如硅的半导体材料。在一些实施方式中，多个支撑虚设基板402可以仅由半导体材料制成。例如，多个支撑虚设基板402中的每个可以是裸晶片的一部分。堆叠的多个支撑虚设基板402的总垂直高度可以大于第二垂直高度H2。例如，全部的堆叠的多个支撑虚设基板402的垂直高度可以为约100μm至约500μm。
多个支撑虚设基板402中的每个可以具有第三水平宽度W3和第三垂直高度H3a。在一些实施方式中，第三水平宽度W3可以具有比第一水平宽度 W1和第二水平宽度W2小的值。在一些实施方式中，第三垂直高度H3a可以具有与第一垂直高度H1和第二垂直高度H2基本相同的值。例如，第三垂直高度H3a可以为约50μm至约90μm。在另一些示例实施方式中，第三垂直高度H3a可以小于第一垂直高度H1和第二垂直高度H2。例如，第三垂直高度H3a可以具有与第一半导体基板110和第二半导体基板210的垂直高度基本相同的值，并且可以比第一垂直高度H1和第二垂直高度H2小几μm。
在一些实施方式中，位于多个支撑虚设基板402的顶部的最上面的支撑虚设基板402H的垂直高度H3a可以具有比剩余的支撑虚设基板402的垂直高度小的值。
支撑接合绝缘层352可以分别布置在最上面的第二半导体芯片200H和多个支撑虚设基板402之间(即在最上面的第二半导体芯片200H和最下面的支撑虚设基板402之间)以及在多个支撑虚设基板402之间。
仅半导体材料可以在最上面的第二半导体芯片200H的上表面、最下面的支撑虚设基板402的下表面和最上面的支撑虚设基板402H的上表面上暴露。因此，支撑接合绝缘层352的上表面和下表面可以仅接触半导体材料。
在多个支撑接合绝缘层352当中，布置在最上面的第二半导体芯片200H 和最下面的支撑虚设基板402之间的支撑接合绝缘层352可以被称为最下面的支撑接合绝缘层352L。最下面的支撑接合绝缘层352L可以在其上部中具有第二凹陷352R，使得在垂直方向上与最下面的支撑虚设基板402重叠的部分的厚度具有比在垂直方向上不与最下面的支撑虚设基板402重叠的部分大的值。第二凹陷352R可以位于最下面的支撑接合绝缘层352L的在垂直方向上不与支撑虚设基板402重叠的部分中。最下面的支撑接合绝缘层352L 可以具有一形状，其中中间部分(即在垂直方向上与支撑虚设基板402重叠的部分)与边缘部分(即在垂直方向上不与支撑虚设基板402重叠的部分) 相比向上突出，并且可以具有平坦的下表面。
最下面的支撑接合绝缘层352L可以覆盖最下面的支撑虚设基板402的下表面和最上面的第二半导体芯片200H的上表面两者。最下面的支撑接合绝缘层352L可以填充最下面的支撑虚设基板402的下表面和最上面的第二半导体芯片200H的上表面之间的所有空间。
除了最下面的支撑接合绝缘层352L以外的剩余的支撑接合绝缘层352 可以覆盖彼此面对的支撑虚设基板402的上表面和下表面两者。除了最下面的支撑接合绝缘层352L以外的剩余的支撑接合绝缘层352可以具有平坦的上表面和平坦的下表面以具有基本相同的厚度。
参照图2B，半导体封装1002a包括第一半导体芯片100和多个第二半导体芯片200。半导体封装1000中包括的第一半导体芯片100和多个第二半导体芯片200可以通过多个接合焊盘320电连接以交换信号并提供电力和接地。
第一半导体芯片100可以具有第一水平宽度W1和第一垂直高度H1，多个第二半导体芯片200中的每个可以具有第二水平宽度W2和第二垂直高度H2。
多个支撑虚设基板402a可以堆叠在最上面的第二半导体芯片200H上。多个支撑虚设基板402a可以包括例如诸如硅的半导体材料。在一些实施方式中，多个支撑虚设基板402a可以仅由半导体材料制成。例如，多个支撑虚设基板402a中的每个可以是裸晶片的一部分。
多个支撑虚设基板402a中的每个可以具有第三水平宽度W3a和第三垂直高度H3a。在一些实施方式中，第三水平宽度W3a和第二水平宽度W2 可以具有基本相同的值。
支撑接合绝缘层352a可以分别布置在最上面的第二半导体芯片200H和多个支撑虚设基板402a之间(即在最上面的第二半导体芯片200H和最下面的支撑虚设基板402a之间)以及在多个支撑虚设基板402a之间。
支撑接合绝缘层352a可以覆盖最下面的支撑虚设基板402a的下表面和最上面的第二半导体芯片200H的上表面两者，并且多个支撑虚设基板402a 的下表面和上表面彼此面对。支撑接合绝缘层352a可以具有平坦的上表面和下表面以具有基本相同的厚度。
支撑接合绝缘层352a可以具有第三水平宽度W3a。除了最下面的芯片接合绝缘层300L以外的芯片接合绝缘层300、多个第二半导体芯片200、多个支撑接合绝缘层352a和多个支撑虚设基板402a可以在垂直方向上彼此重叠。除了最下面的芯片接合绝缘层300L以外的芯片接合绝缘层300、多个第二半导体芯片200、多个支撑接合绝缘层352a和多个支撑虚设基板402a 的每个侧表面可以在垂直方向上彼此对准以形成共面表面。
参照图3A，半导体封装1004的构造与图2A所示的半导体封装1002 的构造基本相同，除了最上面的支撑虚设基板之外。半导体封装1004包括第一半导体芯片100和多个第二半导体芯片200。半导体封装1004中包括的第一半导体芯片100和多个第二半导体芯片200可以通过多个接合焊盘320 电连接以交换信号并提供电力和接地。
第一半导体芯片100可以具有第一水平宽度W1和第一垂直高度H1，多个第二半导体芯片200中的每个可以具有第二水平宽度W2和第二垂直高度H2。
多个支撑虚设基板402b可以堆叠在最上面的第二半导体芯片200H上。多个支撑虚设基板402b可以包括例如诸如硅的半导体材料。在一些实施方式中，多个支撑虚设基板402b可以仅由半导体材料制成。例如，多个支撑虚设基板402b中的每个可以是裸晶片的一部分。在多个支撑虚设基板402b 当中，最上面的支撑虚设基板402b可以被称为最上面的支撑虚设基板 402bH。堆叠的多个支撑虚设基板402b的总垂直高度可以大于第二垂直高度H2。例如，全部的堆叠的多个支撑虚设基板402b的垂直高度可以为约100μm 至约500μm。
在多个支撑虚设基板402b当中，除了最上面的支撑虚设基板402bH以外的剩余的支撑虚设基板402b可以具有第三水平宽度W3和第三垂直高度 H3a。最上面的支撑虚设基板402bH可以具有第三水平宽度W3和第四垂直高度H4。第四垂直高度H4可以具有比第三垂直高度H3a小的值。例如，第四垂直高度H4可以比第三垂直高度H3a小几μm。
支撑接合绝缘层352可以分别布置在最上面的第二半导体芯片200H和多个支撑虚设基板402b之间(即在最上面的第二半导体芯片200H和最下面的支撑虚设基板402b之间)以及在多个支撑虚设基板402b之间。
参照图3B，半导体封装1004a的构造与图2B所示的半导体封装1002a 的构造基本相同，除了最上面的支撑虚设基板之外。半导体封装1004a包括第一半导体芯片100和多个第二半导体芯片200。半导体封装1004a中包括的第一半导体芯片100和多个第二半导体芯片200可以通过多个接合焊盘 320电连接以交换信号并提供电力和接地。
第一半导体芯片100可以具有第一水平宽度W1和第一垂直高度H1，多个第二半导体芯片200中的每个可以具有第二水平宽度W2和第二垂直高度H2。
多个支撑虚设基板402c可以堆叠在最上面的第二半导体芯片200H上。多个支撑虚设基板402c可以包括例如诸如硅的半导体材料。在一些实施方式中，多个支撑虚设基板402c可以仅由半导体材料制成。例如，多个支撑虚设基板402c中的每个可以是裸晶片的一部分。在多个支撑虚设基板402c 当中，最上面的支撑虚设基板402c可以被称为最上面的支撑虚设基板 402cH。
在多个支撑虚设基板402c当中，除了最上面的支撑虚设基板402cH以外的剩余的支撑虚设基板402c可以具有第三水平宽度W3a和第三垂直高度 H3a。最上面的支撑虚设基板402cH可以具有第三水平宽度W3a和第四垂直高度H4。第四垂直高度H4可以具有比第三垂直高度H3a小的值。例如，第四垂直高度H4可以比第三垂直高度H3a小几μm。
支撑接合绝缘层352a可以分别布置在最上面的第二半导体芯片200H和多个支撑虚设基板402c之间(即在最上面的第二半导体芯片200H和最下面的支撑虚设基板402c之间)以及在多个支撑虚设基板402c之间。
参照图4A，半导体封装1006的构造与图3A所示的半导体封装1004 的构造基本相同，除了最上面的支撑虚设基板之外。半导体封装1006包括第一半导体芯片100和多个第二半导体芯片200。半导体封装1006中包括的第一半导体芯片100和多个第二半导体芯片200可以通过多个接合焊盘320 电连接以交换信号并提供电力和接地。
第一半导体芯片100可以具有第一水平宽度W1和第一垂直高度H1，多个第二半导体芯片200中的每个可以具有第二水平宽度W2和第二垂直高度H2。
多个支撑虚设基板404可以堆叠在最上面的第二半导体芯片200H上。多个支撑虚设基板404可以包括例如诸如硅的半导体材料。在一些实施方式中，多个支撑虚设基板404可以仅由半导体材料制成。例如，多个支撑虚设基板404中的每个可以是裸晶片的一部分。在多个支撑虚设基板404当中，最上面的支撑虚设基板404可以被称为最上面的支撑虚设基板404H。堆叠的多个支撑虚设基板404的总垂直高度可以大于第二垂直高度H2。例如，全部的堆叠的多个支撑虚设基板404的垂直高度可以为约100μm至约 500μm。
在多个支撑虚设基板404当中，除了最上面的支撑虚设基板404H以外的剩余的支撑虚设基板404可以具有第三水平宽度W3和第三垂直高度H3a。最上面的支撑虚设基板404H可以具有第三水平宽度W3和第四垂直高度 H4a。第四垂直高度H4a可以具有比第三垂直高度H3a大的值。例如，第四垂直高度H4a可以比第三垂直高度H3a大几十μm至几百μm。
支撑接合绝缘层352可以分别布置在最上面的第二半导体芯片200H和多个支撑虚设基板404之间(即在最上面的第二半导体芯片200H和最下面的支撑虚设基板404之间)以及在多个支撑虚设基板404之间。
参照图4B，半导体封装1006a的构造与图3B所示的半导体封装1004a 的构造基本相同，除了最上面的支撑虚设基板之外。半导体封装1006a包括第一半导体芯片100和多个第二半导体芯片200。半导体封装1006a中包括的第一半导体芯片100和多个第二半导体芯片200可以通过多个接合焊盘 320电连接以交换信号并提供电力和接地。
第一半导体芯片100可以具有第一水平宽度W1和第一垂直高度H1，多个第二半导体芯片200中的每个可以具有第二水平宽度W2和第二垂直高度H2。
多个支撑虚设基板404a可以堆叠在最上面的第二半导体芯片200H上。多个支撑虚设基板404a可以包括例如诸如硅的半导体材料。在一些实施方式中，多个支撑虚设基板404a可以仅由半导体材料制成。例如，多个支撑虚设基板404a中的每个可以是裸晶片的一部分。在多个支撑虚设基板404a 当中，最上面的支撑虚设基板404a可以被称为最上面的支撑虚设基板 404aH。
在多个支撑虚设基板404a当中，除了最上面的支撑虚设基板404aH以外的剩余的支撑虚设基板404a可以具有第三水平宽度W3a和第三垂直高度 H3a。最上面的支撑虚设基板404aH可以具有第三水平宽度W3a和第四垂直高度H4a。第四垂直高度H4a可以具有比第三垂直高度H3a大的值。例如，第四垂直高度H4a可以比第三垂直高度H3a大几十μm至几百μm。
支撑接合绝缘层352a可以分别布置在最上面的第二半导体芯片200H和多个支撑虚设基板404a之间(即在最上面的第二半导体芯片200H和最下面的支撑虚设基板404a之间)以及在多个支撑虚设基板404a之间。
图5A至图5I是示出根据示例实施方式的制造半导体封装的方法的截面图。特别地，图5A至图5I是示出制造图1A所示的半导体封装1000的方法的截面图，与图1A的描述相同的描述可以被省略。
参照图5A，在第一半导体芯片100的上表面上形成多个第一芯片连接焊盘322和第一芯片接合绝缘材料层302。多个第一芯片连接焊盘322可以布置在第一半导体芯片100的上表面(即无源表面)上。多个第一芯片连接焊盘322可以布置在第一半导体芯片100的上表面上以连接到多个第一贯通电极120。第一芯片接合绝缘材料层302可以形成为在第一半导体芯片100 的上表面(即无源表面)上围绕多个第一芯片连接焊盘322的侧表面。第一芯片接合绝缘材料层302可以覆盖第一半导体芯片100的上表面和多个第一芯片连接焊盘322的侧表面，并且可以暴露多个第一芯片连接焊盘322的上表面而不覆盖它们。
将具有形成在其上的多个第一芯片连接焊盘322和第一芯片接合绝缘材料层302的第一半导体芯片100附接在第一支撑基板10上。在将第一离型膜20贴接到第一支撑基板10的上表面之后，可以将第一半导体芯片100附接到第一离型膜20。第一半导体芯片100可以贴接在第一离型膜20上，使得第一布线结构130面对第一支撑基板10。
在第二半导体芯片200的上表面上也形成多个第一芯片连接焊盘322和第一芯片接合绝缘材料层302。多个第一芯片连接焊盘322可以布置在第二半导体芯片200的上表面(即无源表面)上。多个第一芯片连接焊盘322可以布置在第二半导体芯片200的上表面上以连接到多个第二贯通电极120。第一芯片接合绝缘材料层302可以形成为在第二半导体芯片200的上表面 (即无源表面)上围绕多个第一芯片连接焊盘322的侧表面。第一芯片接合绝缘材料层302可以覆盖第二半导体芯片200的上表面和多个第一芯片连接焊盘322的侧表面，并且可以暴露多个第一芯片连接焊盘322的上表面而不覆盖它们。
在第二半导体芯片200的下表面上形成多个第二芯片连接焊盘324和第二芯片接合绝缘材料层304。多个第二芯片连接焊盘324可以布置在第二半导体芯片200的下表面(即第二布线结构230的下表面)上。多个第二芯片连接焊盘324可以布置在第二半导体芯片200的下表面上以连接到第二布线图案232和/第二布线通路234。第二芯片接合绝缘材料层304可以形成为在第二半导体芯片200的下表面上围绕多个第二芯片连接焊盘324的侧表面。第二芯片接合绝缘材料层304可以覆盖第二半导体芯片200的下表面和多个第二芯片连接焊盘324的侧表面，并且可以暴露多个第二芯片连接焊盘324 的下表面，而不覆盖它们。
将第二半导体芯片200定位在第一半导体芯片100上。第二半导体芯片 200可以是图1A所示的最下面的第二半导体芯片200L。最下面的第二半导体芯片200L可以位于第一半导体芯片100上，使得第二布线结构230面对第一半导体芯片100。最下面的第二半导体芯片200L可以位于第一半导体芯片100上，使得形成在最下面的第二半导体芯片200L的下表面上的多个第二芯片连接焊盘324对应于形成在第一半导体芯片100的上表面上的多个第一芯片连接焊盘322。
参照图5A和图5B，在将最下面的第二半导体芯片200L定位在第一半导体芯片100上的过程中，通过施加热和/或压力，可以接合多个第一芯片连接焊盘322和多个第二芯片连接焊盘324并且可以接合第一芯片接合绝缘材料层302和第二芯片接合绝缘材料层304。在一些实施方式中，多个第一芯片连接焊盘322和多个第二芯片连接焊盘324以及第一芯片接合绝缘材料层302和第二芯片接合绝缘材料层304可以彼此共价接合。例如，可以在将第二半导体芯片200放置在第一半导体芯片100上的同时施加第一温度的热。
然后，通过施加比第一温度高的第二温度的热，形成多个接合焊盘320 和芯片接合绝缘层300，在该多个接合焊盘320中彼此对应的多个第一芯片连接焊盘322和多个第二芯片连接焊盘324彼此联接，在该芯片接合绝缘层 300中第一芯片接合绝缘材料层302和第二芯片接合绝缘材料层304被结合。在彼此对应的多个第一芯片连接焊盘322和多个第二芯片连接焊盘324受热膨胀而彼此接触之后，可以提供多个扩散接合的接合焊盘320，以通过其中包括的金属原子的扩散来形成一个整体。
参照图5C，将多个第二半导体芯片200依次定位在最下面的第二半导体芯片200L上。在多个第二半导体芯片200当中的依次定位在最下面的第二半导体芯片200L上并且除了最上面的第二半导体芯片200H以外的多个第二半导体芯片200的下表面上形成多个第二芯片连接焊盘324和第二芯片接合绝缘材料层304，可以在剩余的第二半导体芯片200的上表面上形成多个第一芯片连接焊盘322和第一芯片接合绝缘材料层302。可以在最上面的第二半导体芯片200H的上表面上形成第一支撑接合绝缘材料层360。
此后，通过与图5B中描述的方法类似的方法，形成多个接合焊盘320 和芯片接合绝缘层300，使得多个第二半导体芯片200可以依次附接到第一半导体芯片100，在该多个接合焊盘320中彼此对应的多个第一芯片连接焊盘322和多个第二芯片连接焊盘324在多个第二半导体芯片200之间彼此接合，在该芯片接合绝缘层300中第一芯片接合绝缘材料层302和第二芯片接合绝缘材料层304被接合。
参照图5D，在支撑虚设基板400的下表面上形成第二支撑接合绝缘材料层370之后，将支撑虚设基板400定位在最上面的第二半导体芯片200H 上。
多个第二半导体芯片200可以具有第二水平宽度W2，支撑虚设基板400 可以具有小于第二水平宽度W2的第三水平宽度W3。在一些实施方式中，第三水平宽度W3可以比第二水平宽度W2小几μm至几百μm。
可以通过使用最上面的第二半导体芯片200H的边缘作为对准键来将支撑虚设基板400定位在最上面的第二半导体芯片200H上。
参照图5E，通过与参照图5B描述的方法类似的方法，在最上面的第二半导体芯片200H和支撑虚设基板400之间形成支撑接合绝缘层350，使得支撑虚设基板400可以附接在最上面的第二半导体芯片200H上，在该支撑接合绝缘层350中第一支撑接合绝缘材料层360和第二支撑接合绝缘材料层 370被接合。
参照图5F，可以在第一半导体芯片100上形成封装模制层500，该封装模制层500覆盖第一半导体芯片100的上表面并围绕多个第二半导体芯片 200和支撑虚设基板400的侧表面。
在形成封装模制层500之后，可以将第一离型膜20所附接到的第一支撑基板10与第一半导体芯片100分离。
参照图5G，将图5F的所得物翻转并附接到第二支撑基板12。在将第二离型膜22贴接到第二支撑基板12的上表面之后，可以将图5F的倒置所得物附接到第二离型膜22。支撑虚设基板400和封装模制层500可以与第二离型膜22接触。
参照图5H，在第一半导体芯片100的第一布线结构130上形成基底再布线层600。基底再布线层600可以形成为包括多个封装再布线线路图案 620、多个封装再布线通路640和封装再布线绝缘层660。多个封装再布线通路640的至少一部分或多个封装再布线线路图案620的至少一部分可以形成为接触多个芯片焊盘150。在多个封装再布线线路图案620当中，布置在封装再布线层600的上表面上的封装再布线线路图案620可以被称为封装焊盘 650。
在一些实施方式中，多个封装再布线通路640可以形成为具有从下侧到上侧延伸的锥形形状。即，多个封装再布线通路640可以形成为远离第一半导体芯片100水平地加宽。
参照图5I，将多个封装连接端子700附接到多个封装焊盘650。
然后，在将第二离型膜22所附接到的第二支撑基板12与支撑虚设基板 400和封装模制层500分离之后，可以将所得产品翻转以形成图1A所示的半导体封装1000。
图6A至图6B是示出根据示例实施方式的制造半导体封装的方法的截面图。特别地，图6A和图6B是示出制造图1B所示的半导体封装1000a的方法的截面图，与图1B的描述相同的描述可以被省略。
参照图6A，在支撑虚设基板400a的下表面上形成第二支撑接合绝缘材料层370a之后，将支撑虚设基板400a定位在图5C所示的所得物的最上面的第二半导体芯片200H上。
多个第二半导体芯片200可以具有第二水平宽度W2，支撑虚设基板 400a可以具有第三水平宽度W3a。在一些实施方式中，第三水平宽度W3a 和第二水平宽度W2可以具有基本相同的值。
支撑虚设基板400a可以定位在最上面的第二半导体芯片200H上，使得支撑虚设基板400a的边缘和最上面的第二半导体芯片200H的边缘彼此对准。
参照图6B，通过与参照图5B描述的方法类似的方法，在最上面的第二半导体芯片200H和支撑虚设基板400a之间形成支撑接合绝缘层350a，使得支撑虚设基板400a可以附接在最上面的第二半导体芯片200H上，在该支撑接合绝缘层350a中第一支撑接合绝缘材料层360和第二支撑接合绝缘材料层370a被接合。
此后，可以依据参照图5F至图5I描述的方法来形成图1B所示的半导体封装1000a。
图7A至图7D是示出根据示例实施方式的制造半导体封装的方法的截面图。特别地，图7A至图7D是示出制造图2A所示的半导体封装1002的方法的截面图，与图2A的描述相同的描述可以被省略。
参照图7A，在支撑虚设基板402的下表面上形成第二支撑接合绝缘材料层372并在上表面上形成第三支撑接合绝缘材料层362之后，将支撑虚设基板402定位在图5C所示的所得物的最上面的第二半导体芯片200H上。
多个第二半导体芯片200可以具有第二水平宽度W2和第二垂直高度 H2，支撑虚设基板402可以具有第三水平宽度W3和第三垂直高度H3a。在一些实施方式中，第三水平宽度W3可以具有比第一水平宽度W1和第二水平宽度W2小的值。在一些实施方式中，第三垂直高度H3a可以具有与第一垂直高度H1和第二垂直高度H2基本相同的值。通过使用最上面的第二半导体芯片200H的边缘作为对准键，可以将支撑虚设基板402定位在最上面的第二半导体芯片200H上。
参照图7B，通过与参照图5B描述的方法类似的方法，在最上面的第二半导体芯片200H和支撑虚设基板402之间形成最下面的支撑接合绝缘层 352L，使得支撑虚设基板402可以附接在最上面的第二半导体芯片200H上，在该最下面的支撑接合绝缘层352L中第一支撑接合绝缘材料层360和第二支撑接合绝缘材料层372被接合。
一起参照图7C和图7D，通过进一步将另一支撑虚设基板402定位在支撑虚设基板402上，可以在最上面的第二半导体芯片200H上堆叠多个支撑虚设基板402。可以在多个支撑虚设基板402的下表面上形成第二支撑接合绝缘材料层372。可以在多个支撑虚设基板402当中除了最上面的支撑虚设基板402H以外的剩余的支撑虚设基板402的上表面上形成第三支撑接合绝缘材料层362。
通过与参照图5B描述的方法类似的方法，形成多个支撑接合绝缘层 352，使得多个支撑虚设基板402可以附接在最上面的第二半导体芯片200H 上，在该多个支撑接合绝缘层352中形成在支撑虚设基板402的彼此面对的上表面和下表面上的第三支撑接合绝缘材料层362和第二支撑接合绝缘材料层372被接合。
此后，可以依据参照图5F至图5I描述的方法来形成图2A所示的半导体封装1002。
可以参照图6A和图6B以及图7A至图7D来形成图2B所示的半导体封装1002a。
图8A和图8B是示出根据示例实施方式的制造半导体封装的方法的截面图。特别地，图8A和图8B是示出制造图3A所示的半导体封装1004的方法的截面图，与图3A的描述相同的描述可以被省略。
参照图8A，依据参照图7A至图7D描述的方法，可以将多个支撑虚设基板402b附接到最上面的第二半导体芯片200H。图8A所示的多个支撑虚设基板402b可以与图7D所示的多个支撑虚设基板402基本相同。
此后，可以在第一半导体芯片100上形成初步封装模制层500P，该初步封装模制层500P覆盖第一半导体芯片100的上表面并围绕多个第二半导体芯片200的侧表面以及支撑虚设基板400b的侧表面和上表面。
一起参照图8A和图8B，去除初步封装模制层500P的上部以形成封装模制层500。可以通过经由研磨工艺去除初步封装模制层500P的上部来形成封装模制层500。
在一些实施方式中，在形成封装模制层500的研磨工艺期间，还可以去除最上面的支撑虚设基板402bH的上部。因此，作为多个支撑虚设基板402b 当中的最上面的支撑虚设基板402bH的厚度的第四垂直高度H4可以小于作为剩余的支撑虚设基板402b的厚度的第三垂直高度H3a。
此后，可以依据参照图5G至图5I描述的方法来形成图3A所示的半导体封装1004。
可以参照图6A和图6B以及图8A和图8B来形成图3B所示的半导体封装1004a。
图4A所示的半导体封装1006涉及图7A至图7D，作为多个支撑虚设基板404当中的最上面的支撑虚设基板404H的厚度的第四垂直高度H4a可以通过使其小于作为剩余的支撑虚设基板404的厚度的第三垂直高度H3a 来形成，而且可以一起参照图6A和图6B来形成图4B所示的半导体封装 1006a。
图9至图11是用于概念性地说明根据本发明构思的实施方式的在制造半导体封装的方法中形成接合焊盘的工艺的截面图。
参照图9，如(a)所示，第一芯片连接焊盘322和第二芯片连接焊盘324 可以具有不同的水平宽度，并且通过控制用于形成第一芯片连接焊盘322和第二芯片连接焊盘324的平坦化工艺的条件，第一芯片连接焊盘322和第二芯片连接焊盘324中的一个的上表面可以凸形地突出，而另一个的上表面可以凹形地凹入。如(b)所示，通过施加第一温度的热，第一芯片接合绝缘材料层302和第二芯片接合绝缘材料层304可以彼此接触。当施加第二温度的热时，如(c)所示，在第一芯片连接焊盘322和第二芯片连接焊盘324中的每个膨胀并彼此接触之后，如(d)所示，通过第一芯片连接焊盘322和第二芯片连接焊盘324的每个中包括的金属原子的扩散，可以提供构成一个整体的接合焊盘320。
第一芯片接合绝缘材料层302和第二芯片接合绝缘材料层304被接合以形成共价键，使得这可以是构成一个整体的芯片接合绝缘层300。尽管未单独示出，但是支撑接合绝缘层350、350a、352和352a也可以通过执行与形成芯片接合绝缘层300的方法基本相同的方法来形成。
参照图10，如(a)所示，第一芯片连接焊盘322和第二芯片连接焊盘324 可以具有相同的水平宽度，并且通过控制用于形成第一芯片连接焊盘322和第二芯片连接焊盘324的平坦化工艺的条件，第一芯片连接焊盘322和第二芯片连接焊盘324中的一个的上表面可以凸形地突出，而另一个的上表面可以凹形地凹入。如(b)所示，通过施加第一温度的热，第一芯片接合绝缘材料层302和第二芯片接合绝缘材料层304可以彼此接触。当施加第二温度的热时，如(c)所示，在第一芯片连接焊盘322和第二芯片连接焊盘324中的每个膨胀并彼此接触之后，如(d)所示，通过第一芯片连接焊盘322和第二芯片连接焊盘324的每个中包括的金属原子的扩散，可以提供构成一个整体的接合焊盘320。
第一芯片接合绝缘材料层302和第二芯片接合绝缘材料层304被接合以形成共价键，使得这可以是构成一个整体的芯片接合绝缘层300。
参照图11，如(a)所示，第一芯片连接焊盘322和第二芯片连接焊盘324 中的每个的上表面可以位于与第一芯片接合绝缘材料层302和第二芯片接合绝缘材料层304中的每个的上表面共面的表面上。在一些实施方式中，第一芯片连接焊盘322和第二芯片连接焊盘324可以具有相同的水平宽度。在另一些实施方式中，第一芯片连接焊盘322和第二芯片连接焊盘324可以具有不同的水平宽度。如(b)所示，通过施加第一温度的热，第一芯片接合绝缘材料层302和第二芯片接合绝缘材料层304可以彼此接触。当施加第二温度的热时，如(c)所示，通过第一芯片连接焊盘322和第二芯片连接焊盘324的每个中包括的金属原子的扩散，可以提供被扩散接合的多个接合焊盘320以形成一个整体。
第一芯片接合绝缘材料层302和第二芯片接合绝缘材料层304被接合以形成共价键，使得这可以是构成一个整体的芯片接合绝缘层300。
将理解，当诸如层、膜、区域或基板的元件被称为“在”另一元件“上”时，它可以直接在该另一元件上，或者也可以存在居间的元件。相比之下，当元件被称为“直接在”另一元件“上”时，不存在居间的元件。还将理解，当元件被称为“在”另一元件“上”时，它可以在该另一元件上方或下方或与该另一元件相邻(例如，水平相邻)。
将理解，相对于其它元件和/或其性质(例如，结构、表面、方向等)可以被称为“垂直”、“平行”、“共面”等的元件和/或其性质(例如，结构、表面、方向等)可以“垂直”、“平行”、“共面”等，或者可以分别相对于该其它元件和/或其性质“基本垂直”、“基本平行”、“基本共面”。
当在本说明书中结合数值使用术语“约”或“基本上”时，意图是相关的数值包括围绕所述数值的±10％的公差。当范围被指定时，该范围包括其间的所有值，诸如0.1％的增量。
虽然已经参照本发明构思的实施方式具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的所有改变。
本申请基于2021年9月6日在韩国知识产权局提交的第 10-2021-0118547号韩国专利申请并要求其优先权，其公开内容通过引用整体合并于此。

Claims (20)

1.一种半导体封装，包括：
第一半导体芯片，包括具有彼此相反的有源表面和无源表面的第一半导体基板，所述第一半导体芯片包括穿透所述第一半导体基板的至少一部分的多个第一贯通电极；
多个第二半导体芯片，包括具有彼此相反的有源表面和无源表面的第二半导体基板，所述第二半导体基板的所述有源表面面对所述第一半导体基板的所述无源表面，所述多个第二半导体芯片堆叠在所述第一半导体芯片上；
多个接合焊盘，布置在所述第一半导体芯片和所述多个第二半导体芯片之间；
芯片接合绝缘层，被配置为围绕所述多个接合焊盘并布置在所述第一半导体芯片和所述多个第二半导体芯片之间；以及
至少一个支撑虚设基板，堆叠在所述多个第二半导体芯片上并具有布置在其下表面上的支撑接合绝缘层，
其中所述多个第二半导体芯片中的至少一些包括穿透所述第二半导体基板的至少一部分的多个第二贯通电极，
其中所述多个接合焊盘将所述多个第一贯通电极电连接到所述多个第二贯通电极，
其中所述至少一个支撑虚设基板的总垂直高度大于所述第一半导体芯片和所述多个第二半导体芯片中每个的各自的垂直高度。
2.根据权利要求1所述的半导体封装，其中
所述至少一个支撑虚设基板包括堆叠在所述多个第二半导体芯片上的多个支撑虚设基板，以及
所述多个支撑虚设基板中的至少一些的各自的垂直高度等于或小于所述第一半导体芯片和所述多个第二半导体芯片中每个的各自的垂直高度。
3.根据权利要求2所述的半导体封装，其中所述多个支撑虚设基板当中的最上面的支撑虚设基板的垂直高度小于所述多个支撑虚设基板当中的剩余的支撑虚设基板的每个的垂直高度。
4.根据权利要求2所述的半导体封装，其中所述多个支撑虚设基板当中的最上面的支撑虚设基板的垂直高度大于所述多个支撑虚设基板当中的剩余的支撑虚设基板、所述第一半导体芯片和所述多个第二半导体芯片中每个的各自的垂直高度。
5.根据权利要求1所述的半导体封装，其中仅一个支撑虚设基板堆叠在所述多个第二半导体芯片上，所述一个支撑虚设基板具有比所述第一半导体芯片和所述多个第二半导体芯片中每个的各自的垂直高度大的垂直高度。
6.根据权利要求1所述的半导体封装，其中所述多个第二半导体芯片的水平宽度小于所述第一半导体芯片的水平宽度，
其中所述至少一个支撑虚设基板的水平宽度小于所述多个第二半导体芯片的所述水平宽度。
7.根据权利要求1所述的半导体封装，其中，在覆盖所述多个第二半导体芯片当中的最上面的第二半导体芯片的上表面的所述支撑接合绝缘层中，与所述至少一个支撑虚设基板垂直重叠的部分的厚度大于不与所述至少一个支撑虚设基板垂直重叠的部分的厚度。
8.根据权利要求1所述的半导体封装，其中，在覆盖所述第一半导体芯片的上表面的芯片接合绝缘层中，在垂直方向上与所述多个第二半导体芯片重叠的部分的厚度具有比不与所述多个第二半导体芯片垂直重叠的部分大的值。
9.根据权利要求1所述的半导体封装，其中所述至少一个支撑虚设基板是裸晶片的一部分，
其中所述多个第二半导体芯片当中的最上面的第二半导体芯片不具有所述第二贯通电极，
其中所述支撑接合绝缘层的上表面和下表面仅与半导体材料接触。
10.根据权利要求1所述的半导体封装，其中所述多个接合焊盘、所述芯片接合绝缘层和所述支撑接合绝缘层中的每个被扩散接合以各自形成一个整体。
11.一种半导体封装，包括：
高带宽存储器(HBM)控制器管芯，包括具有彼此相反的有源表面和无源表面的第一半导体基板，所述HBM控制器管芯包括穿透所述第一半导体基板的至少一部分的多个第一贯通电极；
多个动态随机存取存储器(DRAM)管芯，包括具有彼此相反的有源表面和无源表面的第二半导体基板，所述第二半导体基板的所述有源表面面对所述第一半导体基板的所述无源表面，所述多个DRAM管芯堆叠在所述第一半导体基板上；
多个接合焊盘，布置在所述HBM控制器管芯和所述多个DRAM管芯之间；
芯片接合绝缘层，被配置为围绕所述多个接合焊盘并布置在所述HBM控制器管芯和所述多个DRAM管芯之间；以及
多个支撑虚设基板，依次堆叠在所述多个DRAM管芯上并具有附接到其每个下表面的支撑接合绝缘层，
其中所述多个DRAM管芯当中的除了最上面的DRAM管芯以外的剩余的DRAM管芯包括多个第二贯通电极，所述多个第二贯通电极穿透所述第二半导体基板的至少一部分并通过所述多个接合焊盘电连接到所述多个第一贯通电极，
其中所述多个支撑虚设基板中的每个的垂直高度等于或小于所述第一半导体基板和所述多个DRAM管芯中每个的各自的垂直高度，
其中所述多个支撑虚设基板的总垂直高度大于所述第一半导体基板和所述多个DRAM管芯中每个的各自的垂直高度。
12.根据权利要求11所述的半导体封装，还包括：
在所述HBM控制器管芯上的封装模制层，所述封装模制层覆盖所述HBM控制器管芯的上表面、所述多个DRAM管芯的侧表面和所述多个支撑虚设基板的侧表面，但暴露所述多个支撑虚设基板当中的最上面的支撑虚设基板的上表面而不覆盖所述最上面的支撑虚设基板的所述上表面。
13.根据权利要求11所述的半导体封装，其中所述多个支撑虚设基板的垂直高度彼此相等。
14.根据权利要求11所述的半导体封装，其中所述多个支撑虚设基板当中的最上面的支撑虚设基板的垂直高度小于所述多个支撑虚设基板当中的所述剩余的支撑虚设基板中的每个的垂直高度，
其中所述多个支撑虚设基板当中的除了所述最上面的支撑虚设基板以外的所述剩余的支撑虚设基板的垂直高度彼此相等。
15.根据权利要求11所述的半导体封装，其中所述支撑接合绝缘层与所述多个第二贯通电极间隔开而不接触。
16.根据权利要求11所述的半导体封装，其中所述多个支撑虚设基板中的每个具有彼此相同的水平宽度，该水平宽度小于所述多个DRAM管芯的水平宽度。
17.根据权利要求11所述的半导体封装，其中填充在所述多个DRAM管芯当中的所述最上面的DRAM管芯的上表面和所述多个支撑虚设基板当中的最下面的支撑虚设基板之间的所述支撑接合绝缘层具有突出高过边缘部分的中心部分并具有平坦的下表面。
18.一种半导体封装，包括：
高带宽存储器(HBM)控制器管芯，包括具有彼此相反的有源表面和无源表面的第一半导体基板，所述HBM控制器管芯包括穿透所述第一半导体基板的至少一部分的多个第一贯通电极，所述HBM控制器管芯具有第一水平宽度和第一垂直高度；
多个动态随机存取存储器(DRAM)管芯，包括具有彼此相反的有源表面和无源表面的第二半导体基板，所述第二半导体基板的所述有源表面面对所述第一半导体基板的所述无源表面并堆叠在第一半导体芯片上，所述多个DRAM管芯每个具有小于所述第一水平宽度的第二水平宽度、和第二垂直高度；
多个接合焊盘，布置在所述HBM控制器管芯和所述多个DRAM管芯之间；
芯片接合绝缘层，被配置为围绕所述多个接合焊盘并布置在所述HBM控制器管芯和所述多个DRAM管芯之间；
多个支撑虚设基板，具有附接到其每个下表面的支撑接合绝缘层并依次堆叠在所述多个DRAM管芯上，并且每个支撑虚设基板具有小于所述第二水平宽度的第三水平宽度、以及等于或小于所述第一垂直高度和所述第二垂直高度的第三垂直高度；以及
封装模制层，覆盖所述HBM控制器管芯的上表面、所述多个DRAM管芯的侧表面和所述多个支撑虚设基板的侧表面，但暴露所述多个支撑虚设基板当中最上面的支撑虚设基板的上表面而不覆盖所述最上面的支撑虚设基板的所述上表面，
其中所述多个支撑虚设基板的总垂直高度大于所述第一垂直高度和所述第二垂直高度。
19.根据权利要求18所述的半导体封装，其中所述第三垂直高度为约50μm至约90μm，
其中所述多个支撑虚设基板的所述总垂直高度为约100μm至约500μm。
20.根据权利要求18所述的半导体封装，其中所述多个接合焊盘包括含有Cu的材料，
其中所述芯片接合绝缘层和所述支撑接合绝缘层中的每个包括硅氧化物。
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