JP2008526009A

JP2008526009A - 回路を接地面に移動する方法

Info

Publication number: JP2008526009A
Application number: JP2007547604A
Authority: JP
Inventors: ベルナールアスパー，
Original assignee: トラシットテクノロジーズ
Priority date: 2004-12-24
Filing date: 2005-12-22
Publication date: 2008-07-17
Also published as: CN100543962C; US20080128868A1; FR2880189A1; WO2006070167A1; KR20070086316A; EP1829100A1; US8298915B2; CN101088153A; FR2880189B1

Abstract

本発明は半導体構造の形成方法に関し、本方法は、ａ）表面層（２）、前記表面層の下の埋込み層（４）、及び第１の支持体として使用される下位層（６）を備える基板の、前記表面層（２）の中又は上に、回路の少なくとも一部を形成すること、ｂ）前記基板をハンドル基板（２０）上へ移動し、第１の支持体（６）を除去すること、ｃ）埋込み層（４）の上に導電層又は接地面形成層（１４）を形成すること、ｄ）この導電層又は接地面形成層（１４）の上に結合層（１２）を形成すること、及びｅ）このようにして得られた構造を第２の支持体（３０）上に移動し、ハンドル基板（２０）を除去することを含む。
【選択図】図２

Description

本発明は、半導体素子又はＭＥＭＳタイプのデバイス、及び特にＳＯＩ又はＳＯＩタイプのデバイスに使用される新規な構造の形成に関する。

多数のマイクロシステム又はＭＥＭＳ（微小電気機械システム）は、特に、キャビティ上に懸架された単結晶シリコンの膜を得ることを可能にするＳＯＩ（シリコンオンインシュレータ）材料によって形成される。
ＳＯＩタイプの材料は、一般に酸化シリコンからなる絶縁体層４と、その上の単結晶シリコンの表面層２とから成る構造である（図１）。これらの構造は、例えば表面が酸化されたシリコンウェーハ６を別のシリコンウェーハと分子付着によって組立てることによって得られる。

この組立は、２枚のウェーハを表面処理する工程、接触させる工程、及び熱処理の工程を含む。従来、この熱処理は、概して９００℃〜１２５０℃の温度で２時間に亘り実施される。
次いで、２枚のウェーハの少なくとも１方を薄層化し、絶縁体層４の上に薄い半導体層２を残す。

薄層化は、様々な機械手段又は化学手段によって、又は例えばイオン注入によって形成される脆化層のレベルでの分離によって行われる。
特定の用途では、金属接地面上に回路を得ることが有利である。

ＳＯＩ回路の場合、例えば、表面層２内に形成される回路の裏面上のキャリアの密度を適切に制御することが目的となる。
これを達成するために、層２内に形成されて、薄い埋込み層４（例えば酸化シリコンの層）の表面に位置するＳＯＩ回路は、前記回路及び埋込み層４によって構成されるアレイが導電層又は金属接地面上に位置するようなものとすることが必要である。このために、非常に薄い、例えば１０ｎｍ〜５０ｎｍの埋込み酸化膜を有することが有利である。その結果、導電埋込み層と半導体層とに印加される電位の差により、界面近傍の半導体層内のキャリアの密度を制御することが可能である。

しかしながら、薄い誘電層４及び金属接地面を有するＳＯＩウェーハを得ることは、ウェーハに回路又は構成部品の形成に必要な高温での熱処理を行うことができなくなるので困難である。
他方、ＳＯＩ材料上に回路を形成した後で金属接地面を含むウェーハ上に回路を移動することができる。可能な選択肢の１つは、分子付着を使用した二重移動技術により、回路を含む層を、金属堆積物を有する層の上へ移動することである。

しかし、技術的観点から、結合欠陥無しで、金属層と酸化膜とを直接結合させることは、特にこれが薄厚であるとき困難であるので、上記方法の実現は困難である。
従って、課題は、ＳＯＩタイプの回路を備える構造、又は埋込み層上に回路の層を備え、この回路又はこの埋込み層の下に接地面を備える構造の形成を可能にすることである。

発明の説明
本発明は、第１に、半導体構造の形成方法に関し、本方法は、
ａ）表面層、表面層の下の埋込み層、及び第１の支持体として機能する下位層を備える基板の、前記表面層の中又は上に、構成部品又は回路の少なくとも全部又は一部を形成すること、
ｂ）ハンドル基板上へこの基板を移動し、次いで第１の支持体を除去すること、
ｃ）埋込み層の上に接地面を形成する層を形成すること、
ｄ）前記接地面形成層の上に結合層を形成すること、及び
ｅ）このようにして得られた構造を、第２の支持体上に移動し、ハンドル基板を除去すること
を含む。
この第１の場合において、結合層は、例えば、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ又はその他から選択される電気絶縁層とする。結合層は、例えばドープされたＳｉ、又はドープされた多結晶Ｓｉからなる導電層とすることもできる。

本発明は更に、
ａ）表面層、表面層の下の埋込み層、及び第１の支持体として機能する下位層を備える基板の、前記表面層の中又は上に、構成部品又は回路の少なくとも全部又は一部を形成すること、
ｂ）ハンドル基板上へこの基板を移動し、次いで第１の支持体を除去すること、
ｃ）埋込み層の上に、導電層又は接地面と、結合層の双方を形成する高濃度にドープされた半導体材料の層を形成すること、及び
ｄ）結果として得られた構造を第２の支持体上に移動し、ハンドル基板を除去すること
を含む半導体構造の形成方法に関する。
本発明によれば、表面層、例えばシリコン酸化膜からなる、厚い又は薄い、表面層の下の埋込み層、及び第１の支持体を備える基板の上に回路が形成される。

次いで、この構造は例えば半導体からなるウェーハ上に組立てられ、このウェーハはハンドルウェーハとして働く。
次いで基板を薄くし、埋込み層のレベルまで第１の支持体を除去する。

この薄層化の工程は、例えば機械的薄層化及び／又は化学腐食によって行われる。
第１の場合、接地面を形成する層は、金属材料又は高濃度にドープされた半導体材料から形成される。その横方向の伸長は制限することができ、従って、埋込み層の一部のみを覆うことができる。第２の場合では、接地面を形成する層は結合層も形成する。

移動工程は、分子付着によって、又は接着剤、樹脂等の接着物質を用いた結合により、実施することができる。
工程ｂ）の後で、例えば機械的手段及び／又は化学的手段（ウエット又はドライ）により、基板の埋込み層の薄層化の工程を実施することができる。従って、埋込み層の厚さを所望の厚さにすることができる。

表面層は、シリコン又はゲルマニウム等の半導体材料、ＩＩＩ〜Ｖ半導体、ＩＩ〜ＶＩ半導体、或いはＳｉＧｅ等の混合半導体から形成することができる。
最初の基板は、ＳＯＩ基板である。
構成部品又は回路は、電子部品、光電子部品又はＭＥＭＳタイプの部品とすることができる。

本発明は、更に、回路又は構成部品を含む表面層、誘電材料からなる第１の埋込み層、必要に応じて横方向の伸長が制限された、導電層又は接地面を形成する第２の埋込み層、第３の埋込み結合層、及び基板を備える半導体デバイスに関する。
接地面形成層は、金属材料又は高濃度にドープされた半導体内から形成することができる。

本発明は、更に、回路又は構成部品を含む表面層、誘電材料からなる第１の埋込み層、導電層又は接地面と、結合層の双方を形成する、高濃度にドープされた半導体材料からなる第２の埋め込み層、及び基板を備える半導体デバイスに関する。
いずれの場合も、中に回路が形成される表面層は、シリコン又はゲルマニウム等の半導体材料、ＩＩＩ〜Ｖ半導体、ＩＩ〜ＶＩ半導体、或いはＳｉＧｅ等の混合半導体から形成することができる。
第１の埋込み層は、二酸化珪素などの絶縁物、又は熱シリカ、又は例えばＳｉＯ２／Ｓｉ３Ｎ４タイプの多重層とすることができる。

特定の実施形態の詳細な説明
図２は、基板３０上に、結合層１２、接地面を形成する層１４、誘電層４及び最後に回路の層２を備えた本発明によるデバイス又は構成部品を表す。
層２−層４からなるこのアレイは「ＳＯＩ回路」を形成する。

層１４は、金属か、又は高濃度にドープされた半導体材料（例えばシリコン）から形成することができる。この層は局所的に設けることができ、且つ均一又は連続的でなく、例えば特定の構成部品の下にのみ配置することができる。
結合層１２は、電気絶縁性とすることができ、ＳｉＯ２等の酸化物とすることができる。結合層は、例えばＳｉ３Ｎ４、ＳｉＯＮ又はその他の中から選択することもできる。

結合層は導電性であってもよく、その場合、例えばドープされた非晶質Ｓｉ、又はドープされた多結晶Ｓｉ、場合によってはドープされたＳｉとすることができる。
結合界面は、結合層１２と基板支持体３０との間に位置している。この界面はまた、結合層が接地面と支持体３０の両方の上に堆積される場合、結合層自体の中央に局在化することができる。

例として、層４の厚さは例えば１０ｎｍ〜５００ｎｍ又は１μｍであり、層２の厚さは１０ｎｍ〜１μｍ又は１０μｍである。金属層の厚さは１００ｎｍ〜５００ｎｍ、結合層の厚さは、５００ｎｍ〜数μｍ、例えば５μｍである。これらの厚さの範囲の全ては、示された範囲外でも変化することができる。
裏面（接地面１４側）上にトポロジが存在する場合、結合の工程の前、又は導電層の堆積の前に、平坦化を実施することが有利である。

次に、このような構成部品の形成方法を、図３Ａないし３Ｇを参照して説明する。
図１に示すように、ＳＯＩウェーハは当初、支持体６、埋込み層４及び表面層２を備える。表面層は例えばシリコンからなるが、ゲルマニウム、ＩＩＩ〜ＩＶ半導体、ＩＩ〜ＶＩ半導体、又は混合半導体、例えばＳｉＧｅから形成することもできる。

このＳＯＩウェーハ上において、層２内に回路１８又は構成部品の全部又は一部を形成する（図３Ａ）。
このアレイは次いで、例えば分子付着による結合により、回路を含む層２の側面に沿って、ハンドル基板２０と組立てられる（図３Ｂ）。このような結合は、接着剤又は樹脂による結合と異なり、ある程度の高温で、熱的方法と両立できるという利点を有する。

次いで支持体６は、例えば機械的、及び／又は機械−化学的、及び／又は化学的薄層化によって除去される（図３Ｃ）。
次いで、埋込み層４の厚さを所望の厚さに合わせる。この工程により、誘電層４を介して導電層の効果を適切に制御することが可能になる。

この層４の薄層化は、好ましくは、ＣＭＰ（化学機械研摩）、又は薬品侵食（ウエット又はドライエッチング）により、厚さが例えば１０ｎｍ〜５０ｎｍになるまで実施される。
次いで層４の上に、例えば気相化学成長によって、導電層１４を形成する（図３Ｄ）。この層は、例えば、銅、アルミニウム、ドープされたシリコン、又はタングステンシリサイド（ＷＳｉ２）から形成することができる。

導電層１４は、表面全体を覆うか、又は用途の必要性に応じたパターンに従って局在化することができ、次いで、この導電層を有する領域とこの導電層のない領域とを区切るために、リソグラフィ及びエッチング技術を使用する。例えば、導電層は、局所的に、例えば特定の構成部品の下にだけ設けることができる。
この導電層１４の上に、基板上への結合を簡単に行うことを可能にする材料、特に半導体タイプの別の層１２を堆積又は形成することができる。この結合層１２は、例えば酸化シリコンの層であるか、或いはアモルファスシリコン又は多結晶シリコンの層である。従って、結合層の性質に応じて、接地面と基板又は電気絶縁部との間に電気伝導がある。電気絶縁部の場合、導電層の接触は、この構造の前面又は裏面で行われる。導電結合層の場合、接触は裏面で行われる。

この結合層１２は、例えば１００ｎｍを超える厚い層とすることができ、これにより良質の結合を得ることができる。
接地面上に結合層を配置することにより、導電層１４の特性、特に前記層の厚さ及び／又は粗さの影響を避けることができる。

ここで、例えば分子付着による結合により、別の基板３０上へアレイを移動することが可能である（図３Ｅ）。トポロジが裏面（基板３０と組立てられる側）上に存在する場合、平坦化を行うことができる。
例えば、結合の良質な制御を確実に行うことによって、構造を容易に移動することができ、分子付着による結合により、殆ど又は全く欠陥の無い、高い結合エネルギーを確実に得ることができる。更に、後続のマイクロエレクトロニクスの工程を実施することが可能である。また、接着剤又は樹脂等の接着物質を用いた結合を行うことができる。

このような移動工程の後、最初のウェーハを薄くするためのマニピュレータとして機能するハンドルウェーハ２０は、例えば機械的及び／又は化学的薄層化によって、又は前面とハンドルの間の結合界面のレベルでの剥離によって、除去される。
一例では、接地面１４上に薄い酸化膜４を含むＳＯＩ回路を有する図２のような構造が得られる。
全体が、構造を新しい支持体３０上へ確実に結合させることを可能にした層１２の上に存在する。

図４は、基板３０上に、接地面と結合層を形成する高濃度にドープされた半導体材料からなる層３４、誘電層４及び最後に回路を含む層２を備える本発明による別の構成部品を表す。層３４のドーピングは、前記層の抵抗率を最高で約数ｍΩ／ｃｍ^２、例えば最高で約１０ｍΩ／ｃｍ^２又は１００ｍΩ／ｃｍ^２にすることを可能にする。層３４は、例えばドーピングしたポリシリコンの層である。
層２−層４のアレイは「ＳＯＩ型回路」を形成する。

図３Ａ−３Ｅを参照してこのようなデバイスの形成を説明することができる。その工程は、金属層１４及び結合層１２の形成に代わって独特な層３４が形成されることを除き、同じである。

ＳＯＩ構造を表す。本発明による構成部品を表す。Ａ−Ｅは、本発明による方法の工程を表す。本発明による別の構成部品を表す。

符号の説明

２表面層
４誘電層
６支持体
１２結合層
１４接地面形成層
１８回路
２０ハンドル基板
３０基板
３４半導体材料の層

Claims

半導体構造の形成方法であって、
ａ）表面層（２）、前記表面層の下の埋込み層（４）、及び第１の支持体として機能する下位層（６）を備える基板の前記表面層（２）の中又は上に、回路又は構成部品の少なくとも一部分を形成すること、
ｂ）ハンドル基板（２０）上へこの基板を移動し、次いで前記第１の支持体（６）を除去すること、
ｃ）前記埋込み層（４）の少なくとも一部分の上に、導電層又は接地面形成層（１４）を形成すること、
ｄ）この導電層又は接地面形成層（１４）の上に結合層（１２）を形成すること、及び
ｅ）得られた構造を第２の支持体（３０）の上に移動し、前記ハンドル基板（２０）を除去すること
を含む方法。
前記結合層（１２）が電気絶縁性である、請求項１に記載の方法。
前記結合層（１２）が、酸化膜、例えばＳｉＯ２であるか、或いはＳｉ３Ｎ４又はＳｉＯＮである、請求項２に記載の方法。
前記結合層（１２）が導電性であり、例えば、ドープされたＳｉ又はドープされた多結晶Ｓｉ等のドープされた半導体からなる、請求項１に記載の方法。
前記導電層又は接地面形成層（１４）が、金属材料、又は高濃度にドープされた半導体材料からなる、請求項１ないし４のいずれか１項に記載の方法。
前記導電層又は接地面形成層が局所的に形成されており、前記埋込み層全体を覆っていない、請求項１ないし５のいずれか１項に記載の方法。
半導体構造の形成方法であって、
ａ）表面層（２）、前記表面層の下の埋込み層（４）、及び第１の支持体として機能する下位層（６）を備える基板の前記表面層（２）の中又は上に、回路又は構成部品の少なくとも一部分を形成すること、
ｂ）ハンドル基板（２０）上にこの基板を移動し、次いで前記第１の支持体（６）を除去すること、
ｃ）埋込み層（４）の少なくとも一部の上に、接地面と結合層とを形成する、高濃度にドープされた半導体材料からなる層（１４）を形成すること、及び
ｄ）得られた構造を第２の支持体（３０）の上へ移動し、前記ハンドル基板（２０）を除去すること
を含む方法。
前記移動する工程ｅ）又はｄ）が、分子付着によって実施される、請求項１ないし７のいずれか１項に記載の方法。
前記工程ｂ）の後で、前記基板の埋込み層（４）を薄層化する工程を更に含む、請求項１ないし８のいずれか１項に記載の方法。
前記表面層（２）が、シリコン又はゲルマニウム等の半導体、ＩＩＩ〜Ｖ半導体、ＩＩ〜ＶＩ半導体、又はＳｉＧｅ等の混合半導体から形成される、請求項１ないし９のいずれか１項に記載の方法。
前記基板がＳＯＩ基板である、請求項１ないし１０のいずれか１項に記載の方法。
回路又は構成部品の全部又は一部を含む表面層（２）、誘電材料からなる第１の埋込み層（４）、第２の埋込み導電層又は接地面形成層（１４）、第３の埋込み結合層（１２）、及び基板（３０）を備える半導体デバイス。
接地面を形成する前記層（１４）が、金属材料又は高濃度にドープされた半導体材料からなる、請求項１２に記載のデバイス。
前記結合層（１２）が電気絶縁性である、請求項１２又は１３に記載のデバイス。
前記結合層が、酸化膜、例えばＳｉＯ２であるか、或いはＳｉ３Ｎ４又はＳｉＯＮである、請求項１４に記載のデバイス。
前記結合層（１２）が導電性であり、例えばドープされた半導体、ドープされたＳｉ、又はドープされた多結晶Ｓｉから形成される、請求項１２又は１３に記載のデバイス。
前記導電層又は接地面形成層が局所的に形成されており、前記埋込み層全体を覆っていない、請求項１２ないし１６のいずれか１項に記載のデバイス。
回路を含む表面層（２）、誘電材料からなる第１の埋込み層（４）、接地面及び結合層を形成する高濃度にドープされた半導体材料からなる第２の埋込み層（１４）、及び基板（３０）を備える半導体デバイス。
中に前記回路が形成される前記表面層（２）が、シリコン又はゲルマニウム等の半導体材料、ＩＩＩ〜Ｖ半導体、ＩＩ〜ＶＩ半導体、又はＳｉＧｅ等の混合半導体から形成される、請求項１２ないし１８のいずれか１項に記載のデバイス。
前記第１の埋込み層（４）が、二酸化珪素等の電気絶縁物である、請求項１２ないし１９のいずれか１項に記載のデバイス。