JPH04177876A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04177876A JPH04177876A JP30647090A JP30647090A JPH04177876A JP H04177876 A JPH04177876 A JP H04177876A JP 30647090 A JP30647090 A JP 30647090A JP 30647090 A JP30647090 A JP 30647090A JP H04177876 A JPH04177876 A JP H04177876A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子の構造およびその製造方法に関す
るものである。
るものである。
Ｓ ＯＩ （Ｓｉ１ｉｃｏｎ−Ｏｎ−Ｉｎｌｕｌａｔｏ
ｒ）構造デバイスを得る方法の一つとして、デバイス転
写法が知られている（浜口恒夫、遠藤信裕、応用物理第
５６巻、第１１号（１９８７）！１）Ｐ１４８０−１４
８４ ）。
ｒ）構造デバイスを得る方法の一つとして、デバイス転
写法が知られている（浜口恒夫、遠藤信裕、応用物理第
５６巻、第１１号（１９８７）！１）Ｐ１４８０−１４
８４ ）。
第５図（ａ）〜（ｄ）は、ＳＯＩ構造のｎチャネルＭＯ
ＳＦＥＴを得る工程を説明するための工程断面図である
。
ＳＦＥＴを得る工程を説明するための工程断面図である
。
まず、シリコン基板４０７の表面には、フィールド酸化
膜４０４により素子分離されたポリシリコンケート４０
３．ソース４０５．ドレイン４０６からなるｎチャネル
ＭＯＳＦＥＴが形成され、眉間絶縁膜４０２．デバイス
表面側アルミ配線４０１が形成される［第５図〈ａ）］
。シリコン基板４０７の表面に第１のエポキシ接着剤４
０８を用いて支持基板４０９を接着した後、シリコン基
板の裏面よりシリコンのみを選択的に溶解する加工液を
用いる選択ポリッシングを行う。なお、選択ポリッシン
グでは、ｎチャネルＭＯＳＦＥＴのフィールド酸化膜４
０４裏面に達すると加工速度が著しく遅くなることから
、薄膜ｎチャネルＭＯＳＦＥＴを容易に得ることができ
る［第５図（ｂ）］。さらに、得られた薄膜ｎチャネル
ＭＯＳＦＥＴ裏面に第２のエポキシ接着剤４１０を用い
て半導体基板４１１に接着した後［第５図（ｃ）］−支
持基板４０９および第１の接着剤４０８を除去すること
により、薄膜ｎチャネルＭＯＳＦＥＴが絶縁体である第
２のエポキシ接着剤４１０を介して半導体基板４１１に
接着された構造を得ることかできる［第５図（ｄ）］。
膜４０４により素子分離されたポリシリコンケート４０
３．ソース４０５．ドレイン４０６からなるｎチャネル
ＭＯＳＦＥＴが形成され、眉間絶縁膜４０２．デバイス
表面側アルミ配線４０１が形成される［第５図〈ａ）］
。シリコン基板４０７の表面に第１のエポキシ接着剤４
０８を用いて支持基板４０９を接着した後、シリコン基
板の裏面よりシリコンのみを選択的に溶解する加工液を
用いる選択ポリッシングを行う。なお、選択ポリッシン
グでは、ｎチャネルＭＯＳＦＥＴのフィールド酸化膜４
０４裏面に達すると加工速度が著しく遅くなることから
、薄膜ｎチャネルＭＯＳＦＥＴを容易に得ることができ
る［第５図（ｂ）］。さらに、得られた薄膜ｎチャネル
ＭＯＳＦＥＴ裏面に第２のエポキシ接着剤４１０を用い
て半導体基板４１１に接着した後［第５図（ｃ）］−支
持基板４０９および第１の接着剤４０８を除去すること
により、薄膜ｎチャネルＭＯＳＦＥＴが絶縁体である第
２のエポキシ接着剤４１０を介して半導体基板４１１に
接着された構造を得ることかできる［第５図（ｄ）］。
かかる手段によって薄膜構造のｎチャネルＭＯＳＦＥＴ
が絶縁体である第２のエポキシ接着剤４１０上に形成さ
れた構造、すなわちＳＯＩ構造の薄膜ｎチャネルＭＯ５
ＦＥＴを得ることが可能なわけであるが、この場合薄膜
ｎチャネルＭＯＳＦＥＴの活性層裏面４１２と第２のエ
ポキシ接着剤４１０とが直接接触している。エポキシ接
着剤には４０ｐｐｍ程度のナトリウムイオンが含まれて
いるため、この接着剤中の可能イオン（正電荷）の存在
により薄膜ｎチャネルＭＯＳＦＥＴの活性層裏面４１２
に反転層が形成され、この反転層を介してソース・ドレ
イン間にリーク電流が流れてしまうといった問題点があ
った。（高橋宗司、林喜宏、和田重伸、國尾武光、１９
９０年春期第３７回応用物理学会関係連合講演会、講演
集ｐｐ６４２ （３０ｐ−ＺＣ−１０））。
が絶縁体である第２のエポキシ接着剤４１０上に形成さ
れた構造、すなわちＳＯＩ構造の薄膜ｎチャネルＭＯ５
ＦＥＴを得ることが可能なわけであるが、この場合薄膜
ｎチャネルＭＯＳＦＥＴの活性層裏面４１２と第２のエ
ポキシ接着剤４１０とが直接接触している。エポキシ接
着剤には４０ｐｐｍ程度のナトリウムイオンが含まれて
いるため、この接着剤中の可能イオン（正電荷）の存在
により薄膜ｎチャネルＭＯＳＦＥＴの活性層裏面４１２
に反転層が形成され、この反転層を介してソース・ドレ
イン間にリーク電流が流れてしまうといった問題点があ
った。（高橋宗司、林喜宏、和田重伸、國尾武光、１９
９０年春期第３７回応用物理学会関係連合講演会、講演
集ｐｐ６４２ （３０ｐ−ＺＣ−１０））。
本発明の目的は、半導体基板あるいは絶縁性基板に接着
されている薄膜構造ＭＯＳＦＥＴ活性層裏面の反転層形
成を抑制するための半導体装置の構造およびその製造方
法を提示することにある。
されている薄膜構造ＭＯＳＦＥＴ活性層裏面の反転層形
成を抑制するための半導体装置の構造およびその製造方
法を提示することにある。
前記目的を達成するため、本発明に係る半導体装置にお
いては、無機絶縁膜上にＭＯＳＦＥＴか形成され、さら
に前記無機絶縁膜裏面に前記ＭＯ５ＦＥＴのバックゲー
トが形成されている構造を有する薄膜デバイスが半導体
基板あるいは絶縁性基板に接着されていることを特徴と
する。
いては、無機絶縁膜上にＭＯＳＦＥＴか形成され、さら
に前記無機絶縁膜裏面に前記ＭＯ５ＦＥＴのバックゲー
トが形成されている構造を有する薄膜デバイスが半導体
基板あるいは絶縁性基板に接着されていることを特徴と
する。
さらに、上述した半導体装置の構造を得るため、本発明
に係る半導体装置の第１の製造方法においては、主なる
一面にフィールド酸化膜により素子分離されているＭＯ
３構造デバイスが形成されているシリコン基板の表面に
第１の接着剤を塗布して支持基板を接着する工程と、前
記シリコン基板の裏面と前記フィールド酸化膜との間に
あるシリコン層を除去する工程と、前記シリコン基板の
裏面に無機絶縁膜を形成する工程と、前記シリコン基板
の裏面より前記無機絶縁膜および前記フィールド酸化膜
を貫き前記ＭＯ３構造デバイス表面に形成されている配
線層へ至るスルーホールを形成する工程と、前記ＭＯ３
楕遣構造くイスの裏面に前記シリコン基板の裏面側に導
電性材料を用いてバックゲートパターンを形成する工程
と、前記シリコン基板の裏面に第２の接着剤を用いて半
導体基板あるいは絶縁性基板を接着する工程と、前記支
持基板と前記第１の接着剤とを除去する工程とからなる
ことを特徴とする。
に係る半導体装置の第１の製造方法においては、主なる
一面にフィールド酸化膜により素子分離されているＭＯ
３構造デバイスが形成されているシリコン基板の表面に
第１の接着剤を塗布して支持基板を接着する工程と、前
記シリコン基板の裏面と前記フィールド酸化膜との間に
あるシリコン層を除去する工程と、前記シリコン基板の
裏面に無機絶縁膜を形成する工程と、前記シリコン基板
の裏面より前記無機絶縁膜および前記フィールド酸化膜
を貫き前記ＭＯ３構造デバイス表面に形成されている配
線層へ至るスルーホールを形成する工程と、前記ＭＯ３
楕遣構造くイスの裏面に前記シリコン基板の裏面側に導
電性材料を用いてバックゲートパターンを形成する工程
と、前記シリコン基板の裏面に第２の接着剤を用いて半
導体基板あるいは絶縁性基板を接着する工程と、前記支
持基板と前記第１の接着剤とを除去する工程とからなる
ことを特徴とする。
さらに、本発明に係る半導体装置の第２の製造方法にお
いては、無機絶縁膜上にシリコン層の形成されているＳ
○Ｉ （Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ
）基板にＭＯ３構造デバイスを形成する工程と、前記Ｓ
ＯＩ基板のデバイス形成面に第１の接着剤を塗布して支
持基板を接着する工程と、前記シリコン基板の裏面と前
記無機絶縁膜との間にあるシリコン層を除去する工程と
、前記ＳＯＩ基板の裏面より前記無機絶縁膜を貫き前記
ＭＯ３構造デバイス表面に形成されている配線層へ至る
スルーホールを形成する工程と、前記無機絶縁膜の裏面
に導電性材料を用いて前記ＭＯ５構造のバックゲートパ
ターンを形成する工程と、前記ＳＯＩ基板の裏面に第２
の接着剤を用いて半導体基板あるいは絶縁性基板を接着
する工程と、前記支持基板と前記第１の接着剤とを除去
する工程とからなることを特徴とする。
いては、無機絶縁膜上にシリコン層の形成されているＳ
○Ｉ （Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ
）基板にＭＯ３構造デバイスを形成する工程と、前記Ｓ
ＯＩ基板のデバイス形成面に第１の接着剤を塗布して支
持基板を接着する工程と、前記シリコン基板の裏面と前
記無機絶縁膜との間にあるシリコン層を除去する工程と
、前記ＳＯＩ基板の裏面より前記無機絶縁膜を貫き前記
ＭＯ３構造デバイス表面に形成されている配線層へ至る
スルーホールを形成する工程と、前記無機絶縁膜の裏面
に導電性材料を用いて前記ＭＯ５構造のバックゲートパ
ターンを形成する工程と、前記ＳＯＩ基板の裏面に第２
の接着剤を用いて半導体基板あるいは絶縁性基板を接着
する工程と、前記支持基板と前記第１の接着剤とを除去
する工程とからなることを特徴とする。
本発明に係る半導体装置の構造においては、無機絶縁膜
上に形成されているＭＯＳ Ｆ ＥＴが接着剤により半
導体基板あるいは絶縁性基板に接着されているため、Ｍ
ＯＳＦＥＴ裏面にシリコン活性層に直接接着剤が接触す
ることはない。その結果、接着剤中に含まれる可動イオ
ン（たとえば、ナトリウムイオン）の存在によりＭＯＳ
ＦＥＴ裏面に反転層が形成されていることはなく、裏面
反転層を介してリーク電流が流れることはない。さらに
、たとえ前記無機絶縁膜をＭＯＳＦＥＴとの界面に固定
電荷が存在した場合でも、無機絶縁膜裏面形成されてい
るＭＯＳＦＥＴのバ・ンクゲートを介してバックバイア
ス印加することにより反転層の形成を抑制することがで
きる。
上に形成されているＭＯＳ Ｆ ＥＴが接着剤により半
導体基板あるいは絶縁性基板に接着されているため、Ｍ
ＯＳＦＥＴ裏面にシリコン活性層に直接接着剤が接触す
ることはない。その結果、接着剤中に含まれる可動イオ
ン（たとえば、ナトリウムイオン）の存在によりＭＯＳ
ＦＥＴ裏面に反転層が形成されていることはなく、裏面
反転層を介してリーク電流が流れることはない。さらに
、たとえ前記無機絶縁膜をＭＯＳＦＥＴとの界面に固定
電荷が存在した場合でも、無機絶縁膜裏面形成されてい
るＭＯＳＦＥＴのバ・ンクゲートを介してバックバイア
ス印加することにより反転層の形成を抑制することがで
きる。
すなわち、本発明に係る半導体装置の製造においては、
（１） ＭＯＳＦＥＴ活性層裏面の反転層形成の要因
である接着剤とＭＯＳ Ｆ ＥＴ裏面との界面が存在し
ないこと、 （２） バックバイアス印加によりＭＯＳＦＥＴ活性
層裏面の反転層の形成を抑制することができること、 により、ＭＯＳＦＥＴ裏面にリーク電流が流れることは
ない。
である接着剤とＭＯＳ Ｆ ＥＴ裏面との界面が存在し
ないこと、 （２） バックバイアス印加によりＭＯＳＦＥＴ活性
層裏面の反転層の形成を抑制することができること、 により、ＭＯＳＦＥＴ裏面にリーク電流が流れることは
ない。
以下、本発明の・実施例を図により説明する。
第１図は、本発明の第１の実施例によりシリコン基板に
ｎチャネルＭＯＳＦＥＴが接着されている構造を示す断
面図である。図示するように、無機絶縁膜であるシリコ
ン酸化膜１０２上にポリシリコンゲート４０３等を有し
、フィールド酸化膜４０４により素子分離されたｎチャ
ネルＭＯＳＦＥＴが形成され、さらに酸化シリコン膜１
０２裏面にｎチャネルＭＯＳＦＥＴのバックゲートが裏
面アルミ配線１０３で形成され、裏面アルミ配線１０３
はスルーホール埋込み配線１０１を介してｎチャネルＭ
ＯＳＦＥＴの表面側アルミ配線４０１に接続されている
。
ｎチャネルＭＯＳＦＥＴが接着されている構造を示す断
面図である。図示するように、無機絶縁膜であるシリコ
ン酸化膜１０２上にポリシリコンゲート４０３等を有し
、フィールド酸化膜４０４により素子分離されたｎチャ
ネルＭＯＳＦＥＴが形成され、さらに酸化シリコン膜１
０２裏面にｎチャネルＭＯＳＦＥＴのバックゲートが裏
面アルミ配線１０３で形成され、裏面アルミ配線１０３
はスルーホール埋込み配線１０１を介してｎチャネルＭ
ＯＳＦＥＴの表面側アルミ配線４０１に接続されている
。
裏面アルミ配線（バックゲート）１０３によりシリコン
酸化膜１０２上に形成されているｎチャネルＭＯＳＦＥ
Ｔにバックバイアスを印加することができる。このため
、ｎチャネルＭＯＳＦＥＴ裏面とシリコン酸化膜との界
面１０４に正の固定電荷が存在したとしても、バックゲ
ートに負電位を印加することによりｎチャネルＭＯＳＦ
ＥＴ裏面への反転層の形成を抑制することができる。
酸化膜１０２上に形成されているｎチャネルＭＯＳＦＥ
Ｔにバックバイアスを印加することができる。このため
、ｎチャネルＭＯＳＦＥＴ裏面とシリコン酸化膜との界
面１０４に正の固定電荷が存在したとしても、バックゲ
ートに負電位を印加することによりｎチャネルＭＯＳＦ
ＥＴ裏面への反転層の形成を抑制することができる。
さらに、上述したｎチャネルＭＯＳＦＥＴはエボキリ接
着剤４１０によりシリコン基板４１１に接着されている
が、ｎチャネルＭＯＳＦＥＴの裏面１０５にはシリコン
酸化膜１０２が形成されているため、ｎチャネルＭＯＳ
ＦＥＴの活性層裏面は直接エポキシ接着剤に接していな
い。このため、エポキシ接着剤層中に含まれるナトリウ
ムイオン（正電荷〉によりｎチャネルＭＯＳＦＥＴ活性
層裏面１０４に反転層が形成されることはない。
着剤４１０によりシリコン基板４１１に接着されている
が、ｎチャネルＭＯＳＦＥＴの裏面１０５にはシリコン
酸化膜１０２が形成されているため、ｎチャネルＭＯＳ
ＦＥＴの活性層裏面は直接エポキシ接着剤に接していな
い。このため、エポキシ接着剤層中に含まれるナトリウ
ムイオン（正電荷〉によりｎチャネルＭＯＳＦＥＴ活性
層裏面１０４に反転層が形成されることはない。
第２図（ａ）〜（ｄ）に、本発明の第１の実施例の構造
の半導体装置の製造方法を示す。
の半導体装置の製造方法を示す。
まず、通常のＬＳＩ形成プロセスによりシリコン基板に
ｎチャネルＭＯＳＦＥＴの形成されたシリコ基板（第５
図（ａ）参照）に第１のエポキシ接着剤４０８を用いて
支持基板４０９を接着した後、選択ポリッシングを施す
ことにより薄膜ｎチャネルＭＯＳＦＥＴを得る［第２図
（ａ）］、しかるのち、ＣＶ Ｄ （Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法あるいはスパ
ッタリング法により、薄ＪＩＩｎチャネルＭＯＳＦＥＴ
裏面にシリコン酸化膜１０２を形成する［第２図（ｂ）
］。なお、裏面に形成する絶縁膜としては窒化シリコン
あるいは窒化アルミでもよい。しかる後、薄膜ｎチャネ
ルＭＯＳＦＥＴ裏面側より前記シリコン酸化膜１０２お
よびフィールド酸化［４０４を貫き表面側アルミ配線４
０１へ至るスルーホールを形成し、スルーホール埋込み
配線１０１を形成する。さらに裏面側にアルミニウム膜
を形成し、これをエツチング加工することにより薄膜ｎ
チャネルＭＯＳＦＥＴの裏面アルミ配線（ハックゲート
）１０３を形成する［第２図（ｃ）Ｅ、最後に、薄膜ｎ
チャネルＭＯＳＦＥＴ裏面に第２のエポキシ接着剤４１
０によりシリコン基板４１１を接着し、さらに支持基板
４０９および第１のエポキシ接着剤４０８を除去するこ
とにより、シリコン基板４１１に裏面アルミ配線（バッ
クゲート）１０３付きの薄膜ｎチャネルＭＯＳＦＥＴが
接着されている構造を有する半導体装置を得るＵ第２図
（ｄ）］。
ｎチャネルＭＯＳＦＥＴの形成されたシリコ基板（第５
図（ａ）参照）に第１のエポキシ接着剤４０８を用いて
支持基板４０９を接着した後、選択ポリッシングを施す
ことにより薄膜ｎチャネルＭＯＳＦＥＴを得る［第２図
（ａ）］、しかるのち、ＣＶ Ｄ （Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法あるいはスパ
ッタリング法により、薄ＪＩＩｎチャネルＭＯＳＦＥＴ
裏面にシリコン酸化膜１０２を形成する［第２図（ｂ）
］。なお、裏面に形成する絶縁膜としては窒化シリコン
あるいは窒化アルミでもよい。しかる後、薄膜ｎチャネ
ルＭＯＳＦＥＴ裏面側より前記シリコン酸化膜１０２お
よびフィールド酸化［４０４を貫き表面側アルミ配線４
０１へ至るスルーホールを形成し、スルーホール埋込み
配線１０１を形成する。さらに裏面側にアルミニウム膜
を形成し、これをエツチング加工することにより薄膜ｎ
チャネルＭＯＳＦＥＴの裏面アルミ配線（ハックゲート
）１０３を形成する［第２図（ｃ）Ｅ、最後に、薄膜ｎ
チャネルＭＯＳＦＥＴ裏面に第２のエポキシ接着剤４１
０によりシリコン基板４１１を接着し、さらに支持基板
４０９および第１のエポキシ接着剤４０８を除去するこ
とにより、シリコン基板４１１に裏面アルミ配線（バッ
クゲート）１０３付きの薄膜ｎチャネルＭＯＳＦＥＴが
接着されている構造を有する半導体装置を得るＵ第２図
（ｄ）］。
なお、第２図に示した実施例ではシリコン基板４１１に
薄膜ｎチャネルＭＯＳＦＥＴを接着した場合を示したか
、第３図に示すように、下地ＭＯ８ＦＥＴ表面側アルミ
配線２０１．下地ＭＯＳＦＥＴ層間絶縁膜２０２．下地
ＭＯＳＦＥＴのゲート２０３．下地フィールド酸化膜２
０４．下地ＭＯＳＦＥＴのソース２０５．下地ＭＯＳＦ
ＥＴのドレイン２０６．およびパッシベーション膜２０
８等の形成により、すでにデバイス形成されているシリ
コン基板２０７にバックゲート付き薄膜ｎチャネルＭＯ
ＳＦＥＴを接着できうろこのは自明である。また、上述
した実施例ではバックゲート付き薄膜ｎチャネルＭＯＳ
ＦＥＴを接着した場合を示したが、バックゲート付き薄
膜ｐチャネルＭＯＳＦＥＴあるいはバックゲート付き薄
膜ＣＭＯＳデバイスを半導体基板に接着しうろことも自
明である。
薄膜ｎチャネルＭＯＳＦＥＴを接着した場合を示したか
、第３図に示すように、下地ＭＯ８ＦＥＴ表面側アルミ
配線２０１．下地ＭＯＳＦＥＴ層間絶縁膜２０２．下地
ＭＯＳＦＥＴのゲート２０３．下地フィールド酸化膜２
０４．下地ＭＯＳＦＥＴのソース２０５．下地ＭＯＳＦ
ＥＴのドレイン２０６．およびパッシベーション膜２０
８等の形成により、すでにデバイス形成されているシリ
コン基板２０７にバックゲート付き薄膜ｎチャネルＭＯ
ＳＦＥＴを接着できうろこのは自明である。また、上述
した実施例ではバックゲート付き薄膜ｎチャネルＭＯＳ
ＦＥＴを接着した場合を示したが、バックゲート付き薄
膜ｐチャネルＭＯＳＦＥＴあるいはバックゲート付き薄
膜ＣＭＯＳデバイスを半導体基板に接着しうろことも自
明である。
次に、第４図（ａ）〜（ｅ）を用いて本発明の第２の実
施例を説明する。
施例を説明する。
本発明の第１の実施例で述べた半導体装置の製造方法で
は、ｎチャネルＭＯＳＦＥＴをシリコン基板４０７に形
成した場合の実施例を説明したが、ｎチャネルＭＯＳＦ
ＥＴをＳ ＯＩ （Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌ
ａｔｏｒ）基板３０１に形成した場合が本実施例に対応
する。
は、ｎチャネルＭＯＳＦＥＴをシリコン基板４０７に形
成した場合の実施例を説明したが、ｎチャネルＭＯＳＦ
ＥＴをＳ ＯＩ （Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌ
ａｔｏｒ）基板３０１に形成した場合が本実施例に対応
する。
第４図（ａ＞はＳＯＩ基板の構造を示す断面図である。
ＳＯＩ基板では、シリコン酸化膜３０２上に単結晶シリ
コン層３０３が形成されている。
コン層３０３が形成されている。
このＳＯＩ基板のシリコン単結晶層３０３に通常のプロ
セスによりポリシリコンゲート４ｏ３．ソース４０５．
ドレイン４０６．アルミ酸化４０１等を形成し、ｎチャ
ネルＭＯＳＦＥＴを形成する［第４図（ｂ）Ｊ。次に、
第１のエポキシ接着剤４０８を用いて支持基板４０９を
接着した後［第４図（ｃ）］、選択ポリッシングにより
ＳＯＩ基板３０１を薄膜化する。この際、選択ポリッシ
ングのストッパーはＳＯＩ基板のシリコン酸化膜３０２
である。さらに、得られた薄膜ｎチャネルＭＯＳＦＥＴ
の裏面により、シリコン酸化Ｍ３０２を貫き表面側アル
ミ配線４０１に至るスルーホールを形成し、スルーホー
ル埋込み配線１０１を形成したのち、裏面側アルミ配線
（バックゲート）１０３を形成する［第４図（ｄ）］。
セスによりポリシリコンゲート４ｏ３．ソース４０５．
ドレイン４０６．アルミ酸化４０１等を形成し、ｎチャ
ネルＭＯＳＦＥＴを形成する［第４図（ｂ）Ｊ。次に、
第１のエポキシ接着剤４０８を用いて支持基板４０９を
接着した後［第４図（ｃ）］、選択ポリッシングにより
ＳＯＩ基板３０１を薄膜化する。この際、選択ポリッシ
ングのストッパーはＳＯＩ基板のシリコン酸化膜３０２
である。さらに、得られた薄膜ｎチャネルＭＯＳＦＥＴ
の裏面により、シリコン酸化Ｍ３０２を貫き表面側アル
ミ配線４０１に至るスルーホールを形成し、スルーホー
ル埋込み配線１０１を形成したのち、裏面側アルミ配線
（バックゲート）１０３を形成する［第４図（ｄ）］。
最後に第２のエポキシ接着剤４１０によりシリコン基板
４１１を接着したのち、支持基板４０９および接着剤４
０８を除去する「第４図（ｅ）］。
４１１を接着したのち、支持基板４０９および接着剤４
０８を除去する「第４図（ｅ）］。
上述した製造方法によって得られる半導体装置の構造に
おいも、薄膜ｎチャネルＭＯＳＦＥＴの裏面に形成され
ているシリコン酸化膜３０２の存在により、薄膜ｎチャ
ネルＭＯＳＦＥＴの活性層裏面が直接接着剤４１０に接
することはない。また、第４図（ｅ）より明かなように
薄膜ｎチャネルＭＯ８ＦＥＴの裏面に形成されているバ
ックケート１０Ｂにより、バックバイアスを印加するこ
とができる。
おいも、薄膜ｎチャネルＭＯＳＦＥＴの裏面に形成され
ているシリコン酸化膜３０２の存在により、薄膜ｎチャ
ネルＭＯＳＦＥＴの活性層裏面が直接接着剤４１０に接
することはない。また、第４図（ｅ）より明かなように
薄膜ｎチャネルＭＯ８ＦＥＴの裏面に形成されているバ
ックケート１０Ｂにより、バックバイアスを印加するこ
とができる。
なお、本発明の第１の実施例に示した製造方法において
は、薄膜化後ＣＶＤ法あるいはスパッタリング法により
裏面側にシリコン酸化膜を形成する工程（第２図（ｂ）
）が必要であったが、ＳＯ■基板を用いる本実施例に述
べた製造方法においては、裏面シリコン酸化膜形成工程
は必要ないことが特徴である。
は、薄膜化後ＣＶＤ法あるいはスパッタリング法により
裏面側にシリコン酸化膜を形成する工程（第２図（ｂ）
）が必要であったが、ＳＯ■基板を用いる本実施例に述
べた製造方法においては、裏面シリコン酸化膜形成工程
は必要ないことが特徴である。
以上述べたように本発明を適用するならば、薄膜ＭＯＳ
ＦＥＴが接着剤により半導体基板に接着されていても、
薄膜ＭＯＳＦＥＴの活性層裏面が直接接着剤と接するこ
とはない。このため、接着剤中に含まれるイオンの影響
により活性層裏面に反転層が形成されず、活性層裏面を
介してソース・ドレイン間にリーク電流が流れることは
ない。これは、薄膜ＭＯＳＦＥＴ活性層裏面に無機絶縁
膜か存在するためである。さらに、本発明によれば、前
記無機絶縁膜裏面に薄膜ＭＯＳＦＥＴのバ・ンクケート
が形成されているため、薄膜ＭＯＳＦＥＴにバックバイ
アスを印加することが可能である。
ＦＥＴが接着剤により半導体基板に接着されていても、
薄膜ＭＯＳＦＥＴの活性層裏面が直接接着剤と接するこ
とはない。このため、接着剤中に含まれるイオンの影響
により活性層裏面に反転層が形成されず、活性層裏面を
介してソース・ドレイン間にリーク電流が流れることは
ない。これは、薄膜ＭＯＳＦＥＴ活性層裏面に無機絶縁
膜か存在するためである。さらに、本発明によれば、前
記無機絶縁膜裏面に薄膜ＭＯＳＦＥＴのバ・ンクケート
が形成されているため、薄膜ＭＯＳＦＥＴにバックバイ
アスを印加することが可能である。
このバックバイアス印加によっても裏面反転層の形成を
抑制できる。
抑制できる。
第１図および第２図（ａ）〜（ｄ）は本発明の第１の実
施例の半導体装置の構造を示す断面図とその製造工程断
面図であり、詳しくは薄膜ｎチャネルＭＯＳＦＥＴ裏面
にシリコン酸化膜が形成され、さらに前記シリコン酸化
膜裏面にバックゲートが形成されているデバイスが接着
剤によりシリコン基板に接着されている構造を有する半
導体装置の断面図とその製造方法である。第３図は、デ
バイスの形成されているシリコン基板に薄膜ｎチャネル
ＭＯＳＦＥＴを接着した場合の本発明の第１の実施例の
別の適用例を説明するための断面図である。第４図（ａ
）〜（ｅ）は、ＳＯＩ基板をもちいた場合の本発明の第
２の実施例を説明するための製造工程図である。第５図
（ａ）〜（ｄ）は従来の半導体装置およびその製造方法
を説明するための工程断面図である。 １０１・・・スルーホール埋込み配線、１０２・・・シ
リコン酸化膜、１０３・・・裏面アルミ配線（バックゲ
ート）、１０４・・・デバイス活性層裏面、２０１・・
・下地ＭＯＳＦＥＴ表面側アルミ配線、２０２・・・下
地ＭＯＳＦＥＴ層間絶縁膜、２０３・・・下地ＭＯＳＦ
ＥＴのゲート、２０４・・・下地フィールド酸化膜、２
０５・・・下地ＭＯＳＦＥＴのソース、２０６・・・下
地ＭＯＳＦＥＴのドレイン、２０７・・・シリコン基板
、２０８・・・パッシベーション膜、３０１・・・ＳＯ
Ｉ基板、３０２・・・シリコン酸化膜、３０３・・・シ
リコン、４０１・・・デバイス表面側アルミ配線、４０
２・・・層間絶縁膜、４０３・・・ポリシリコンゲート
、４０４・・・フィールド酸化膜、４０５・・・ソース
、４０６・・・ドレイン、４０７・・・シリコン基板、
４０８・・・第１の接着剤（エポキシ樹脂）、４０９・
・・支持基板、４１０・・・第２の接着剤（エポキシ樹
脂）、４１１・・・シリコン基板、４１２・・・デバイ
ス活性層裏面。
施例の半導体装置の構造を示す断面図とその製造工程断
面図であり、詳しくは薄膜ｎチャネルＭＯＳＦＥＴ裏面
にシリコン酸化膜が形成され、さらに前記シリコン酸化
膜裏面にバックゲートが形成されているデバイスが接着
剤によりシリコン基板に接着されている構造を有する半
導体装置の断面図とその製造方法である。第３図は、デ
バイスの形成されているシリコン基板に薄膜ｎチャネル
ＭＯＳＦＥＴを接着した場合の本発明の第１の実施例の
別の適用例を説明するための断面図である。第４図（ａ
）〜（ｅ）は、ＳＯＩ基板をもちいた場合の本発明の第
２の実施例を説明するための製造工程図である。第５図
（ａ）〜（ｄ）は従来の半導体装置およびその製造方法
を説明するための工程断面図である。 １０１・・・スルーホール埋込み配線、１０２・・・シ
リコン酸化膜、１０３・・・裏面アルミ配線（バックゲ
ート）、１０４・・・デバイス活性層裏面、２０１・・
・下地ＭＯＳＦＥＴ表面側アルミ配線、２０２・・・下
地ＭＯＳＦＥＴ層間絶縁膜、２０３・・・下地ＭＯＳＦ
ＥＴのゲート、２０４・・・下地フィールド酸化膜、２
０５・・・下地ＭＯＳＦＥＴのソース、２０６・・・下
地ＭＯＳＦＥＴのドレイン、２０７・・・シリコン基板
、２０８・・・パッシベーション膜、３０１・・・ＳＯ
Ｉ基板、３０２・・・シリコン酸化膜、３０３・・・シ
リコン、４０１・・・デバイス表面側アルミ配線、４０
２・・・層間絶縁膜、４０３・・・ポリシリコンゲート
、４０４・・・フィールド酸化膜、４０５・・・ソース
、４０６・・・ドレイン、４０７・・・シリコン基板、
４０８・・・第１の接着剤（エポキシ樹脂）、４０９・
・・支持基板、４１０・・・第２の接着剤（エポキシ樹
脂）、４１１・・・シリコン基板、４１２・・・デバイ
ス活性層裏面。
Claims (1)
- 【特許請求の範囲】 １、無機絶縁膜上にＭＯＳＦＥＴが形成され、さらに前
記無機絶縁膜裏面に前記ＭＯＳＦＥＴのバックゲートが
形成されている構造を有する薄膜デバイスが、半導体基
板あるいは絶縁性基板に接着されていることを特徴とす
る半導体装置。 ２、主なる一面にフィールド酸化膜により素子分離され
ているＭＯＳ構造デバイスが形成されているシリコン基
板の表面に第１の接着剤を塗布して支持基板を接着する
工程と、前記シリコン基板の裏面と前記フィールド酸化
膜との間にあるシリコン層を除去する工程と、前記シリ
コン基板の裏面に無機絶縁膜を形成する工程と、前記シ
リコン基板の裏面より前記無機絶縁膜および前記フィー
ルド酸化膜を貫き前記ＭＯＳ構造デバイス表面に形成さ
れている配線層へ至るスルーホールを形成する工程と、
前記ＭＯＳ構造デバイスの裏面に前記シリコン基板の裏
面側に導電性材料を用いてバックゲートパターンを形成
する工程と、前記シリコン基板の裏面に第２の接着剤を
用いて半導体基板あるいは絶縁性基板を接着する工程と
、前記支持基板と前記第１の接着剤とを除去すること工
程とからなることを特徴とする半導体装置の製造方法。 ３、無機絶縁膜上にシリコン層の形成されているＳＯＩ
基板にＭＯＳ構造デバイスを形成する工程と、前記ＳＯ
Ｉ基板のデバイス形成面に第１の接着剤を塗布して支持
基板を接着する工程と、前記シリコン基板の裏面と前記
無機絶縁膜との間にあるシリコン層を除去する工程と、
前記ＳＯＩ基板の裏面より前記無機絶縁膜を貫き前記Ｍ
ＯＳ構造デバイス表面に形成されている配線層へ至るス
ルーホールを形成する工程と、前記無機絶縁膜の裏面に
導電性材料を用いて前記ＭＯＳ構造デバイスのバックゲ
ートパターンを形成する工程と、前記ＳＯＩ基板の裏面
に第２の接着剤を用いて半導体基板あるいは絶縁性基板
を接着する工程と、前記支持基板と前記第１の接着剤と
を除去する工程と、からなることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306470A JP2621642B2 (ja) | 1990-11-13 | 1990-11-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306470A JP2621642B2 (ja) | 1990-11-13 | 1990-11-13 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177876A true JPH04177876A (ja) | 1992-06-25 |
| JP2621642B2 JP2621642B2 (ja) | 1997-06-18 |
Family
ID=17957403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306470A Expired - Lifetime JP2621642B2 (ja) | 1990-11-13 | 1990-11-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621642B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654573A (en) * | 1994-11-28 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having SOI structure and manufacturing method therefor |
| JP2008526009A (ja) * | 2004-12-24 | 2008-07-17 | トラシット テクノロジーズ | 回路を接地面に移動する方法 |
| US7636513B2 (en) | 1998-02-23 | 2009-12-22 | Kabushiki Kaisha Toshiba | Information storage medium and information recording/playback system |
| JP2019530210A (ja) * | 2016-08-24 | 2019-10-17 | クアルコム，インコーポレイテッド | 層転写プロセスにおいて裏面メタライゼーションを使用したデバイス性能改善 |
| CN112019164A (zh) * | 2019-05-30 | 2020-12-01 | 精工爱普生株式会社 | 振动器件以及电子设备 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308386A (ja) * | 1987-01-30 | 1988-12-15 | Sony Corp | 半導体装置とその製造方法 |
-
1990
- 1990-11-13 JP JP2306470A patent/JP2621642B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308386A (ja) * | 1987-01-30 | 1988-12-15 | Sony Corp | 半導体装置とその製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654573A (en) * | 1994-11-28 | 1997-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having SOI structure and manufacturing method therefor |
| US7636513B2 (en) | 1998-02-23 | 2009-12-22 | Kabushiki Kaisha Toshiba | Information storage medium and information recording/playback system |
| JP2008526009A (ja) * | 2004-12-24 | 2008-07-17 | トラシット テクノロジーズ | 回路を接地面に移動する方法 |
| US8298915B2 (en) | 2004-12-24 | 2012-10-30 | S.O.I. Tec Silicon On Insulator Technologies | Method of transferring a circuit onto a ground plane |
| JP2019530210A (ja) * | 2016-08-24 | 2019-10-17 | クアルコム，インコーポレイテッド | 層転写プロセスにおいて裏面メタライゼーションを使用したデバイス性能改善 |
| CN112019164A (zh) * | 2019-05-30 | 2020-12-01 | 精工爱普生株式会社 | 振动器件以及电子设备 |
| CN112019164B (zh) * | 2019-05-30 | 2023-05-12 | 精工爱普生株式会社 | 振动器件以及电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2621642B2 (ja) | 1997-06-18 |
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