EP1829100A1 - Procede de report d'un circuit sur un plan de masse - Google Patents

Procede de report d'un circuit sur un plan de masse

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EP1829100A1
EP1829100A1 EP05848368A EP05848368A EP1829100A1 EP 1829100 A1 EP1829100 A1 EP 1829100A1 EP 05848368 A EP05848368 A EP 05848368A EP 05848368 A EP05848368 A EP 05848368A EP 1829100 A1 EP1829100 A1 EP 1829100A1
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EP
European Patent Office
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layer
substrate
semiconductor
ground plane
buried
Prior art date
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Withdrawn
Application number
EP05848368A
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German (de)
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Inventor
Bernard Aspar
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Soitec SA
Original Assignee
Tracit Technologies SA
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Filing date
Publication date
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Withdrawn legal-status Critical Current

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    • H01L21/76—Making of isolation regions between components
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    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Definitions

  • the invention relates to the production of new structures for semiconductor components or devices of the MEMS type, and in particular SOI or SOI type.
  • MEMS Micro Electro Mechanical Systems in English
  • SOI English Silicon On Insulator
  • the materials of the SOI type are structures composed of a surface layer 2 made of monocrystalline silicon on an insulating layer 4, generally made of silicon oxide (FIG. 1). These structures are obtained for example by molecular bonding assembly of a plate 6 of surface-oxidized silicon with another silicon wafer.
  • This assembly comprises a surface preparation step of the two plates, a contacting step and a heat treatment step.
  • this heat treatment is carried out at temperatures between, typically, 900 ° and 125 ° C. for 2 hours.
  • the two plates is thinned, leaving a thin semiconductor layer 2 on an insulating layer 4.
  • the thinning takes place by various mechanical means, or chemical, or by separation at a fragile layer created for example by ion implantation. For some applications, it is interesting to obtain circuits on a metal ground plane.
  • the circuit SOI made in the layer 2 and superficial to the buried layer 4, of small thickness (for example a layer of silicon oxide), is such that the assembly constituted by said circuit and the layer 4 buried either on an electrically conductive layer, or metal ground plane.
  • a buried oxide of very small thickness for example 10 nm to 50 nm.
  • the circuits can be transferred to plates containing a metal ground plane.
  • One possibility is to transfer the layer containing the circuits to a layer with a metal deposit by the double transfer techniques using molecular adhesion.
  • the invention firstly relates to a method for producing a semiconductor structure, comprising: a) producing at least all or part of a component or a circuit, in or on the surface layer of a substrate, comprising said surface layer, a layer buried beneath the surface layer, and an underlying layer serving as a first support, b) a transfer of this substrate onto a handle substrate and then an elimination of the first support, c) forming a ground plane layer on the buried layer, d) forming, on the ground plane layer, a bonding layer, e) a transfer of the assembly to a second support and an elimination of the handle substrate.
  • the bonding layer may be electrically insulating, for example selected from SiO 2, Si 3 N 4, SiON or other. It may also be electrically conductive, for example doped Si or doped polycrystalline Si.
  • the invention also relates to a method for producing a semiconductor structure, comprising: a) producing at least all or part of a component or a circuit, in or on the surface layer of a substrate , comprising said surface layer, a layer buried beneath the surface layer, and an underlying layer serving as a first support, b) a transfer of this substrate on a handle substrate and then an elimination of the first support, c) the formation of a layer of highly doped semiconductor material, forming both a bonding layer and electrically conductive layer or ground plane on the buried layer, d) a transfer of the assembly to a second support and an elimination of the handle substrate.
  • a circuit is produced on a substrate comprising a surface layer, a buried layer, for example silicon oxide, thick or thin, under the surface layer, and a first support.
  • This assembly is then assembled on a plate, for example in semiconductor, which serves as a handle.
  • This thinning step may be carried out for example by mechanical thinning and / or chemical etching.
  • the ground plane layer may be of a metallic material or a highly doped semiconductor material. Its lateral extension can be limited, and can therefore only cover part of the buried layer.
  • the ground plane layer also forms a bonding layer.
  • the transfer step may be carried out by molecular adhesion or by bonding with an adhesive substance such as an adhesive, a resin, etc.
  • a step of thinning the buried layer of the substrate can be carried out, for example by mechanical and / or chemical means
  • the surface layer may be of semiconductor material, for example silicon or germanium, or a III-V semiconductor, II-VI, or a compound semiconductor, for example SiGe.
  • the initial substrate may be an SOI substrate.
  • the component or circuit may be an electronic or optoelectronic type component or MEMS.
  • the invention also relates to a semiconductor device comprising a surface layer of circuits or components, a first layer buried in a dielectric material, a second buried layer forming a conductive layer or ground plane, of possibly limited lateral extension, a third buried layer of glue, and a substrate.
  • the ground plane layer may be of a highly doped metal or semiconductor material.
  • the invention also relates to a semiconductor device comprising a surface layer of circuits or components, a first layer buried in a dielectric material, a second layer buried in a highly doped semiconductor material, forming both a bonding layer and a layer. electrically conductive, or ground plane, and a substrate.
  • the surface layer in which the circuits are formed may be in semiconductor, for example in silicon or germanium, or in a semiconductor III-V, II-VI, or in a semi-conductor. compound conductor, for example in SiGe.
  • the first buried layer may be an electrical insulator, such as silicon dioxide, or thermal silica or a multilayer for example SiO2 / Si3N4 type.
  • Figure 1 shows an SOI structure.
  • Figure 2 shows a component according to
  • Figures 3A-3E show steps of a method according to the invention.
  • Figure 4 shows another component according to the invention.
  • FIG. 2 represents a device or component according to the invention, comprising, on a substrate 30, a bonding layer 12, a ground plane layer 14, a dielectric layer 4 and finally a layer 2 of circuits.
  • the 2-layer layer assembly 4 forms an "SOI circuit".
  • the layer 14 may be metallic or of semiconductor material (for example in silicon) which is heavily doped. This layer can be only local and not uniform or continuous, for example it can be under some components only.
  • the bonding layer 12 may be electrically insulating; it can be an oxide, for example SiO2. It can also be chosen from, for example, Si3N4, SiON or other.
  • It can also be electrically conductive, being then for example in If doped amorphous or doped polycrystalline Si, or even doped Si.
  • the bonding interface may be located between the bonding layer 12 and the support substrate 30. This interface may also, in the case where a bonding layer is deposited on both the ground plane and the support 30, be located in the middle of the bonding layer itself.
  • the layer 4 has a thickness of, for example, between 10 nm and 500 nm or 1 ⁇ m, and the layer 2 has a thickness of between 10 nm and 1 ⁇ m or 10 ⁇ m.
  • the metal layer may have a thickness between 100 nm and 500 nm, and the bonding layer a thickness between 500 nm and a few microns, for example 5 microns. All these ranges of thicknesses may vary outside the ranges indicated.
  • ground plane side 14 it may be advantageous to carry out a planarization before the gluing step or before the deposition of the conductive layer.
  • An SOI plate initially comprises, as illustrated in Figure 1, a support 6, a buried layer 4 and a surface layer 2.
  • the latter is for example silicon, but it can also be in germanium, or in a semiconductor III -IV, or II-VI, or a compound semiconductor, such as SiGe for example.
  • circuits 18 or all or part of a component are produced in layer 2.
  • the assembly is then assembled (FIG. 3B), by the side of the layer 2 of circuits, with a handle substrate 20, by bonding for example by molecular adhesion.
  • Such bonding has the advantage of being compatible with thermal processes at higher or lower temperatures, unlike adhesives with adhesives or resins.
  • the support 6 can then be removed for example by mechanical thinning, and / or mechanical-chemical, and / or chemical ( Figure 3C).
  • the thickness of the buried layer 4 can then be adapted to the desired thickness. This step makes it possible to control the effect of the conductive layer through the dielectric layer 4.
  • Thinning of this layer 4 is preferably carried out by CMP (mechanical-chemical polishing) or chemical etching (wet or dry etching) to a low thickness, for example from 10 nm to 50 nm.
  • CMP mechanical-chemical polishing
  • chemical etching wet or dry etching
  • a conductive layer 14 is formed (FIG. 3D), for example by chemical vapor deposition.
  • This layer may be for example copper, or aluminum or doped silicon, or tungsten silicide (WSi2).
  • This layer can cover the entire surface or be located according to patterns for the purposes of the application; we will then use lithography and etching techniques to delimit the areas with this conductive layer and the areas without this conductive layer.
  • the conductive layer may be only local, for example under certain components.
  • this conductive layer 14 another layer 12 of a material to facilitate bonding to a substrate, in particular semi ⁇ conductive type, may be deposited or formed.
  • This bonding layer 12 is, for example, a silicon oxide layer or an amorphous or polycrystalline silicon layer.
  • the contact of the conductive layer can be taken by the front face or the rear face of the structure. In the case of a conductive bonding layer, the contact can be made by the rear face.
  • This bonding layer 12 may be a thick layer, for example greater than 100 nm, which makes it possible to obtain a good bonding quality.
  • the handle plate 20 which was used as a manipulator for thinning the initial plate can be eliminated, for example by mechanical and / or chemical thinning or by taking off at the bonding interface between front face and handle.
  • the handle plate 20 which was used as a manipulator for thinning the initial plate can be eliminated, for example by mechanical and / or chemical thinning or by taking off at the bonding interface between front face and handle.
  • the whole is based on a layer 12 which has ensured the bonding of the structure on a new support 30.
  • FIG. 4 represents another component according to the invention, comprising, on a substrate 30, a layer 34 made of highly doped semiconductor material, forming a ground plane and a bonding layer, a layer 4 of dielectric and finally a layer 2 of circuits.
  • the doping of the layer 34 allows the resistivity of this layer to be at most of the order of a few m ⁇ / cm 2 , for example at most of the order of 10 m ⁇ / cm 2 or 100 m ⁇ / cm 2 .
  • This is for example a doped polysilicon layer.
  • the layer 2 - layer 4 assembly forms an "SOI type circuit".

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Abstract

L'invention concerne un procédé de réalisation d'une structure semi-conductrice, comportant : a) la réalisation d'au moins une partie d'un circuit, dans ou sur la couche superficielle (2) d'un substrat, comportant ladite couche superficielle (2), une couche enterrée (4) sous la couche superficielle, et une couche sous-jacente (6) servant de premier support, b) un transfert de ce substrat sur un substrat poignée (20) puis une élimination du premier support ( 6) , c) la formation d'une couche (14) électriquement conductrice ou formant plan de masse sur la couche enterrée (4), d) la formation, sur cette couche (14) électriquement conductrice ou formant plan de masse, d'une couche de collage (12), e) un report de l'ensemble sur un deuxième support (30) et une élimination du substrat poignée (20) .

Description

PROCEDE DE REPORT D'UN CIRCUIT SUR UN PLAN DE MASSE
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTERIEUR
L'invention concerne la réalisation de nouvelles structures pour des composants semi-conducteurs ou des dispositifs de type MEMS, et notamment SOI ou de type SOI.
De nombreux microsystèmes ou MEMS (Micro Electro Mechanical Systems en anglais) sont réalisés à l'aide de matériaux SOI (de l'anglais Silicon On Insulator) qui permettent en particulier d'obtenir des membranes de silicium monocristallin suspendues au-dessus d'une cavité.
Les matériaux du type SOI sont des structures composées d'une couche superficielle 2 en silicium monocristallin sur une couche isolante 4, en général en oxyde de silicium (figure 1) . Ces structures sont obtenues par exemple par assemblage par adhésion moléculaire d'une plaque 6 de silicium oxydée en surface, avec une autre plaque de silicium.
Cet assemblage comprend une étape de préparation de surface des deux plaques, une étape de mise en contact et une étape de traitement thermique. De façon classique ce traitement thermique est réalisé à des températures comprises entre, typiquement, 900° et 125O0C durant 2h.
Ensuite, au moins une des deux plaques est amincie, laissant subsister une couche mince 2 semi-conductrice sur une couche isolante 4. L'amincissement a lieu par différents moyens mécaniques, ou chimiques, ou par séparation au niveau d'une couche fragile créée par exemple par implantation d'ions. Pour certaines applications, il est intéressant d'obtenir des circuits sur un plan de masse métallique.
Dans le cas des circuits SOI on cherche ainsi à bien contrôler la densité des porteurs en face arrière du circuit, lui - même réalisé dans la couche superficielle 2.
Pour cela, il faut que le circuit SOI, réalisé dans la couche 2 et superficiel à la couche 4 enterrée, de faible épaisseur (par exemple une couche d'oxyde de silicium), soit tel que l'ensemble constitué par ledit circuit et la couche 4 enterrée soit sur une couche conductrice électriquement, ou plan de masse métallique. Pour cela il est intéressant d'avoir un oxyde enterré d'épaisseur très faible, par exemple 10 nm à 50 nm. Ainsi il est possible de contrôler la densité des porteurs dans la couche du semi-conducteur au voisinage de l'interface par l'intermédiaire de la différence de potentiel appliquée à la couche conductrice enterrée et à la couche semi-conductrice. Or, il est difficile d'obtenir des plaques
SOI avec une fine couche diélectrique 4 et un plan de masse métallique, car les plaques ne pourraient alors pas subir de traitements thermiques à haute température nécessaires à la réalisation des circuits ou composants. On peut par contre reporter, après formation des circuits sur matériau SOI, les circuits sur des plaques contenant un plan de masse métallique. Une possibilité est de transférer la couche contenant les circuits sur une couche avec un dépôt métallique par les techniques de double transfert utilisant l'adhésion moléculaire.
Mais d'un point de vue technologique, cela est difficile à mettre en œuvre, car il est difficile d'avoir un collage direct entre une couche métallique et un oxyde, surtout lorsque celui-ci est de fine épaisseur, sans avoir de défauts de collage.
Il se pose donc le problème de pouvoir réaliser une structure comportant un circuit de type SOI ou comportant une couche de circuits sur une couche enterrée et un plan de masse sous ce circuit ou cette couche enterrée.
EXPOSÉ DE I/ INVENTION
L'invention concerne d'abord un procédé de réalisation d'une structure semi-conductrice, comportant : a) la réalisation d'au moins tout ou partie d'un composant ou d'un circuit, dans ou sur la couche superficielle d'un substrat, comportant ladite couche superficielle, une couche enterrée sous la couche superficielle, et une couche sous-jacente servant de premier support, b) un transfert de ce substrat sur un substrat poignée puis une élimination du premier support, c) la formation d'une couche formant plan de masse sur la couche enterrée, d) la formation, sur la couche formant plan de masse, d'une couche de collage, e) un report de l'ensemble sur un deuxième support et une élimination du substrat poignée.
Dans ce premier cas, la couche de collage peut être isolante électriquement, par exemple choisie parmi SiO2, Si3N4, SiON ou autre. Elle peut aussi être électriquement conductrice, par exemple en Si dopé ou en Si polycristallin dopé.
L'invention concerne également un procédé de réalisation d'une structure semi-conductrice, comportant : a) la réalisation d'au moins tout ou partie d'un composant ou d'un circuit, dans ou sur la couche superficielle d'un substrat, comportant ladite couche superficielle, une couche enterrée sous la couche superficielle, et une couche sous-jacente servant de premier support, b) un transfert de ce substrat sur un substrat poignée puis une élimination du premier support, c) la formation d'une couche en matériau semi-conducteur fortement dopé, formant à la fois couche de collage et couche conductrice électriquement ou plan de masse sur la couche enterrée, d) un report de l'ensemble sur un deuxième support et une élimination du substrat poignée. Selon l'invention, on réalise un circuit sur un substrat comportant une couche superficielle, une couche enterrée, par exemple en oxyde de silicium, épais ou mince, sous la couche superficielle, et un premier support .
Cet ensemble est ensuite assemblé sur une plaque, par exemple en semi-conducteur, qui sert de poignée.
On peut alors amincir le substrat, de manière à éliminer le premier support jusqu'au niveau de la couche enterrée. Cette étape d'amincissement peut être réalisée par exemple par amincissement mécanique et/ou attaque chimique.
Dans le premier cas, la couche formant plan de masse peut être en un matériau métallique ou en un matériau semi-conducteur fortement dopé. Son extension latérale peut être limitée, et elle peut donc ne recouvrir qu'une partie de la couche enterrée. Dans le deuxième cas, la couche formant plan de masse forme également couche de collage. L'étape de report peut être réalisé par adhésion moléculaire ou par collage à l'aide d'une substance adhésive telle qu'une colle, une résine, ...etc. Après l'étape b) , une étape d'amincissement de la couche enterrée du substrat peut être réalisée, par exemple par des moyens mécaniques et/ou chimiques
(humide ou sec) . On peut donc adapter l'épaisseur de la couche enterrée à l'épaisseur désirée.
La couche superficielle peut être en matériau semi-conducteur, par exemple en silicium ou en germanium, ou en un semi-conducteur III-V, II-VI, ou en un semi-conducteur composé, par exemple en SiGe. Le substrat initial peut être un substrat SOI.
Le composant ou circuit peut être un composant de type électronique ou optoélectronique ou MEMS .
L'invention concerne également un dispositif semi-conducteur comportant une couche superficielle de circuits ou de composants, une première couche enterrée en un matériau diélectrique, une deuxième couche enterrée formant couche conductrice ou plan de masse, d'extension latérale éventuellement limitée, une troisième couche enterrée de collage, et un substrat.
La couche formant plan de masse peut être en un matériau métallique ou en semi-conducteur fortement dopé.
L'invention concerne également un dispositif semi-conducteur comportant une couche superficielle de circuits ou de composants, une première couche enterrée en un matériau diélectrique, une deuxième couche enterrée en un matériau semi conducteur fortement dopé, formant à la fois couche de collage et couche conductrice électriquement, ou plan de masse, et un substrat. Dans les deux cas, la couche superficielle, dans laquelle sont formés les circuits, peut être en semi-conducteur, par exemple en silicium ou en germanium, ou en un semi-conducteur III-V, II-VI, ou en un semi-conducteur composé, par exemple en SiGe. La première couche enterrée peut être un isolant électrique, tel que le dioxyde de silicium, ou la silice thermique ou une multicouche par exemple de type SiO2/Si3N4.
BRÈVE DESCRIPTION DES DESSINS
La figure 1 représente une structure SOI. La figure 2 représente un composant selon
1' invention.
Les figures 3A-3E représentent des étapes d'un procédé selon l'invention.
La figure 4 représente un autre composant selon l'invention.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
La figure 2 représente un dispositif ou composant selon l'invention, comportant, sur un substrat 30, une couche 12 de collage, une couche 14 formant plan de masse, une couche 4 de diélectrique et enfin une couche 2 de circuits.
L'ensemble couche 2-couche 4 forme un « circuit SOI ».
La couche 14 peut être métallique ou en matériau semi-conducteur (par exemple en silicium) fortement dopée. Cette couche peut être seulement locale et non pas uniforme ou continue, par exemple elle peut être sous certains composants seulement.
La couche de collage 12 peut être isolante électriquement ; ce peut être un oxyde, par exemple SiO2. Elle peut aussi être choisie parmi, par exemple, Si3N4, SiON ou autre.
Elle peut être aussi électriquement conductrice, étant alors par exemple en Si amorphe dopé ou en Si polycristallin dopé, ou même en Si dopé.
L'interface de collage peut être localisée entre la couche de collage 12 et le substrat support 30. Cette interface peut aussi, dans le cas où une couche de collage est déposée à la fois sur le plan de masse et sur le support 30, être localisée au milieu de la couche de collage elle - même.
A titre d'exemple, la couche 4 a une épaisseur comprise par exemple entre 10 nm et 500 nm ou 1 μm, et la couche 2 une épaisseur comprise entre 10 nm et 1 μm ou 10 μm. La couche métallique peut avoir une épaisseur comprise entre 100 nm et 500 nm, et la couche de collage une épaisseur comprise entre 500 nm et quelques μm, par exemple 5 μm. Toutes ces gammes d'épaisseurs peuvent varier en dehors des gammes indiquées .
S'il y a une topologie en face arrière (côté plan de masse 14) il peut être avantageux de réaliser une planarisation avant l'étape de collage ou avant le dépôt de la couche conductrice.
Un procédé de réalisation d'un tel composant va maintenant être décrit, en relation avec les figures 3A à 3G. Une plaque SOI comporte initialement, comme illustré sur la figure 1, un support 6, une couche enterrée 4 et une couche superficielle 2. Cette dernière est par exemple en silicium, mais elle peut aussi être en germanium, ou en un semi-conducteur III-IV, ou II-VI, ou en un semi-conducteur composé, tel que du SiGe par exemple. Sur cette plaque SOI (figure 3A) , on réalise des circuits 18 ou tout ou partie d'un composant dans la couche 2.
L'ensemble est alors assemblé (figure 3B), par le côté de la couche 2 de circuits, avec un substrat poignée 20, par collage par exemple par adhésion moléculaire. Un tel collage présente l'avantage d'être compatible avec des procédés thermiques, à plus ou moins hautes températures, à la différence des collages avec des colles ou des résines.
Le support 6 peut alors être éliminé par exemple par amincissement mécanique, et/ou mécano-chimique, et/ou chimique (figure 3C) .
On peut ensuite adapter l'épaisseur de la couche enterrée 4 à l'épaisseur désirée. Cette étape permet de bien contrôler l'effet de la couche conductrice à travers la couche diélectrique 4.
L'amincissement de cette couche 4 est de façon préférentielle réalisé par CMP (polissage mécano - chimique) ou par attaque chimique (gravure humide ou sèche) jusqu'à une épaisseur faible, par exemple de 10 nm à 50 nm.
On forme ensuite, sur la couche 4, une couche conductrice 14 (figure 3D) , par exemple par dépôt chimique en phase gazeuse. Cette couche peut être par exemple en Cuivre, ou en aluminium ou en silicium dopé, ou en siliciure de tungstène (WSi2) .
Cette couche peut couvrir toute la surface ou être localisée selon des motifs pour les besoins de l'application ; on utilisera alors des techniques de lithographie et gravure pour délimiter, les zones avec cette couche conductrice et les zones sans cette couche conductrice. Ainsi, la couche conductrice peut être seulement locale, par exemple sous certains composants.
Sur cette couche conductrice 14, une autre couche 12 en un matériau permettant de faciliter un collage sur un substrat, notamment de type semi¬ conducteur, peut être déposée ou formée. Cette couche 12 de collage est par exemple une couche d' oxyde de silicium ou une couche de silicium amorphe ou polycristallin. Suivant la nature de la couche de collage, il peut donc y avoir une conduction électrique entre le plan de masse et le substrat ou une isolation électrique. Dans le cas d'une isolation électrique, le contact de la couche conductrice peut être pris par la face avant ou par la face arrière de la structure. Dans le cas d'une couche de collage conductrice, le contact peut être pris par la face arrière.
Cette couche 12 de collage peut être une couche épaisse, par exemple supérieure à 100 nm, ce qui permet d'obtenir une bonne qualité de collage.
Le fait de mettre une couche de collage sur le plan de masse permet de s'affranchir des caractéristiques de la couche conductrice 14, en particulier de l'épaisseur, et/ou de la rugosité de cette dernière.
Il est alors possible de reporter l'ensemble, par exemple par collage par adhérence moléculaire sur un autre substrat 30 (figure 3E) . Si une topologie est présente en face arrière (du côté à assembler avec le substrat 30), une planarisation peut être réalisée. Ainsi, on peut reporter facilement la structure en assurant un bon contrôle du collage, le collage par adhésion moléculaire permettant notamment d'assurer pas ou peu de défauts et une forte énergie de collage. De plus il est compatible avec la réalisation d'étapes microélectroniques ultérieures. On peut aussi utiliser un collage à l'aide d'une substance adhésive, telle qu'une colle ou une résine.
Après cette étape de report, la plaque poignée 20 qui servait de manipulateur pour amincir la plaque initiale peut être éliminée, par exemple par amincissement mécanique et/ou chimique ou par décollage au niveau de l'interface de collage entre face avant et poignée. On a ainsi une structure telle que celle de la figure 2 avec des circuits SOI contenant un oxyde mince 4 sur un plan 14 de masse.
Le tout repose sur une couche 12 qui a permis d'assurer le collage de la structure sur un nouveau support 30.
La figure 4 représente un autre composant selon l'invention, comportant, sur un substrat 30, une couche 34 en matériau semi-conducteur fortement dopé, formant plan de masse et couche de collage, une couche 4 de diélectrique et enfin une couche 2 de circuits. Le dopage de la couche 34 permet à la résistivité de cette couche d'être au plus de l'ordre de quelques mΩ/cm2, par exemple au plus de l'ordre de 10 mΩ/cm2 ou de 100 mΩ/cm2. C'est par exemple une couche de polysilicium dopé. L'ensemble couche 2 - couche 4 forme un « circuit de type SOI ».
La réalisation d'un tel dispositif peut être décrite en référence aux figures 3A - 3E : les étapes sont les mêmes, sauf pour la formation de la couche métallique 14 et de la couche de collage 12, qui sont remplacées par une couche unique 34.

Claims

REVENDICATIONS
1. Procédé de réalisation d'une structure semi-conductrice, comportant : a) la réalisation d'au moins une partie d'un circuit ou d'un composant, dans ou sur la couche superficielle (2) d'un substrat, comportant ladite couche superficielle (2), une couche enterrée (4) sous la couche superficielle, et une couche sous-jacente (6) servant de premier support, b) un transfert de ce substrat sur un substrat poignée (20) puis une élimination du premier support (6) , c) la formation d'une couche (14) électriquement conductrice ou formant plan de masse, sur au moins une partie de la couche enterrée (4), d) la formation, sur cette couche (14) électriquement conductrice ou formant plan de masse, d'une couche de collage (12), e) un report de l'ensemble sur un deuxième support (30) et une élimination du substrat poignée (20) .
2. Procédé selon la revendication 1, la couche de collage (12) étant isolante électriquement.
3 Procédé selon la revendication 2, la couche de collage (12) étant un oxyde, par exemple SiO2, ou étant choisie en Si3N4, ou en SiON.
4 Procédé selon la revendication 1, la couche de collage (12) étant électriquement conductrice, par exemple en semi-conducteur dopé, par exemple en Si dopé ou en Si polycristallin dopé.
5. Procédé selon l'une des revendications 1 à 4, la couche (14) conductrice ou formant plan de masse étant en un matériau métallique ou en un matériau semi-conducteur fortement dopé.
6. Procédé selon l'une des revendications 1 à 5, la couche électriquement conductrice ou formant plan de masse étant réalisée localement, sans couvrir toute la couche enterrée.
7. Procédé de réalisation d'une structure semi-conductrice, comportant : a) la réalisation d'au moins une partie d'un circuit ou d'un composant, dans ou sur la couche superficielle (2) d'un substrat, comportant ladite couche superficielle (2), une couche enterrée (4) sous la couche superficielle, et une couche sous-jacente (6) servant de premier support, b) un transfert de ce substrat sur un substrat poignée (20) puis une élimination du premier support (6) , c) la formation d'une couche (14) en matériau semi-conducteur fortement dopé, formant plan de masse et couche de collage, sur au moins une partie de couche enterrée (4), d) un report de l'ensemble sur un deuxième support (30) et une élimination du substrat poignée (20) .
8. Procédé selon l'une des revendications 1 à 7, l'étape e) ou d) de report étant réalisé par adhésion moléculaire.
9. Procédé selon l'une des revendications 1 à 8, comportant en outre, après l'étape b) , une étape d'amincissement de la couche enterrée (4) du substrat.
10. Procédé selon l'une des revendications 1 à 9, la couche superficielle (2) étant en semi- conducteur, par exemple en silicium ou en germanium, ou en un semi-conducteur III-V, II-VI, ou en un semi-conducteur composé, par exemple en SiGe.
11. Procédé selon l'une des revendications l à 10, le substrat étant un substrat SOI.
12. Dispositif semi-conducteur comportant une couche superficielle (2) contenant tout ou partie de circuits ou composants, une première couche enterrée (4) en un matériau diélectrique, une deuxième couche enterrée (14) électriquement conductrice ou formant un plan de masse, une troisième couche enterrée (12) de collage, et un substrat (30) .
13. Dispositif selon la revendication 12, la couche (14) formant plan de masse étant en un matériau métallique ou en un matériau semi-conducteur fortement dopé.
14. Dispositif selon la revendication 12 ou 13, la couche de collage (12) étant isolante électriquement .
15. Dispositif selon la revendication 14, la couche de collage étant un oxyde, par exemple SiO2, ou étant choisie en Si3N4 ou en SiON.
16. Dispositif selon la revendication 12 ou 13, la couche de collage (12) étant électriquement conductrice, par exemple en semi-conducteur dopé, par exemple en Si dopé ou en Si polycristallin dopé.
17. Procédé selon l'une des revendications 12 à 16, la couche électriquement conductrice ou formant plan de masse étant réalisée localement, sans couvrir toute la couche enterrée.
18. Dispositif semi-conducteur comportant une couche superficielle (2) de circuits, une première couche enterrée (4) en un matériau diélectrique, une deuxième couche enterrée (14) en un matériau semi¬ conducteur fortement dopé formant un plan de masse et couche de collage, et un substrat (30) .
19. Dispositif selon l'une des revendications 12 à 18, la couche superficielle (2), dans laquelle sont formés les circuits, étant en semi- conducteur, par exemple en silicium ou en germanium, ou en un semi-conducteur III-V, II-VI, ou en un semiconducteur composé, par exemple en SiGe.
20. Dispositif selon l'une des revendications 12 à 19, la première couche enterrée (4) étant un isolant électrique, tel que le dioxyde de silicium.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2871291B1 (fr) * 2004-06-02 2006-12-08 Tracit Technologies Procede de transfert de plaques
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
US8481406B2 (en) 2010-07-15 2013-07-09 Soitec Methods of forming bonded semiconductor structures
FR2963159B1 (fr) * 2010-07-21 2018-01-19 Soitec Procedes de formation de structures semi-conductrices liees, et structures semi-conductrices formees par ces procedes
JP5847566B2 (ja) 2011-01-14 2016-01-27 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
US8906779B2 (en) * 2012-03-30 2014-12-09 International Business Machines Corporation Solar-powered energy-autonomous silicon-on-insulator device
US8530337B1 (en) * 2012-06-22 2013-09-10 International Business Machines Corporation Method of large-area circuit layout recognition
WO2014020387A1 (fr) 2012-07-31 2014-02-06 Soitec Procédés de formation de structures semi-conductrices incluant des dispositifs de microsystème électromécanique et des circuits intégrés sur les côtés opposés de substrats, et structures ainsi que dispositifs connexes
WO2014177612A1 (fr) * 2013-04-30 2014-11-06 Abb Technology Ag Procédé de fabrication d'un dispositif à semi-conducteurs comprenant une plaquette mince à semi-conducteurs
FR3049761B1 (fr) * 2016-03-31 2018-10-05 Soitec Procede de fabrication d'une structure pour former un circuit integre monolithique tridimensionnel
FR3062238A1 (fr) 2017-01-26 2018-07-27 Soitec Support pour une structure semi-conductrice

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3922705A (en) * 1973-06-04 1975-11-25 Gen Electric Dielectrically isolated integral silicon diaphram or other semiconductor product
US5849627A (en) * 1990-02-07 1998-12-15 Harris Corporation Bonded wafer processing with oxidative bonding
US5034343A (en) * 1990-03-08 1991-07-23 Harris Corporation Manufacturing ultra-thin wafer using a handle wafer
JP2621642B2 (ja) * 1990-11-13 1997-06-18 日本電気株式会社 半導体装置およびその製造方法
US6627953B1 (en) * 1990-12-31 2003-09-30 Kopin Corporation High density electronic circuit modules
JP3191972B2 (ja) * 1992-01-31 2001-07-23 キヤノン株式会社 半導体基板の作製方法及び半導体基板
US5276338A (en) * 1992-05-15 1994-01-04 International Business Machines Corporation Bonded wafer structure having a buried insulation layer
US5436173A (en) * 1993-01-04 1995-07-25 Texas Instruments Incorporated Method for forming a semiconductor on insulator device
US5455202A (en) * 1993-01-19 1995-10-03 Hughes Aircraft Company Method of making a microelectric device using an alternate substrate
US5591678A (en) * 1993-01-19 1997-01-07 He Holdings, Inc. Process of manufacturing a microelectric device using a removable support substrate and etch-stop
US5426072A (en) * 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
US5391257A (en) * 1993-12-10 1995-02-21 Rockwell International Corporation Method of transferring a thin film to an alternate substrate
JP3435930B2 (ja) * 1995-09-28 2003-08-11 株式会社デンソー 半導体装置及びその製造方法
KR100304161B1 (ko) * 1996-12-18 2001-11-30 미다라이 후지오 반도체부재의제조방법
US6551857B2 (en) * 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US6191007B1 (en) * 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
FR2767604B1 (fr) * 1997-08-19 2000-12-01 Commissariat Energie Atomique Procede de traitement pour le collage moleculaire et le decollage de deux structures
JPH11195712A (ja) 1997-11-05 1999-07-21 Denso Corp 半導体装置およびその製造方法
US20020089016A1 (en) * 1998-07-10 2002-07-11 Jean-Pierre Joly Thin layer semi-conductor structure comprising a heat distribution layer
FR2795866B1 (fr) * 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'une membrane mince et structure a membrane ainsi obtenue
US6482725B1 (en) * 1999-08-18 2002-11-19 Advanced Micro Devices, Inc. Gate formation method for reduced poly-depletion and boron penetration
JP2003531492A (ja) * 2000-04-14 2003-10-21 エス オー イ テク シリコン オン インシュレータ テクノロジース 特に半導体材料製の基板又はインゴットから少なくとも一枚の薄層を切り出す方法
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
US6890835B1 (en) * 2000-10-19 2005-05-10 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2840731B3 (fr) * 2002-06-11 2004-07-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees
FR2823599B1 (fr) * 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2823596B1 (fr) * 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
US6759282B2 (en) * 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6531753B1 (en) * 2001-06-18 2003-03-11 Advanced Micro Devices, Inc. Embedded conductor for SOI devices using a buried conductive layer/conductive plug combination
FR2830125B1 (fr) * 2001-09-24 2006-11-17 Commissariat Energie Atomique Procede de realisation d'une prise de contact en face arriere d'un composant a substrats empiles et composant equipe d'une telle prise de contact
FR2844634B1 (fr) * 2002-09-18 2005-05-27 Soitec Silicon On Insulator Formation d'une couche utile relaxee a partir d'une plaquette sans couche tampon
EP1583148A4 (fr) * 2003-01-08 2007-06-27 Semiconductor Energy Lab Dispositif semi-conducteur et procede de production de ce dispositif
US7436050B2 (en) * 2003-01-22 2008-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a flexible printed circuit
US6911375B2 (en) * 2003-06-02 2005-06-28 International Business Machines Corporation Method of fabricating silicon devices on sapphire with wafer bonding at low temperature
FR2864336B1 (fr) * 2003-12-23 2006-04-28 Commissariat Energie Atomique Procede de scellement de deux plaques avec formation d'un contact ohmique entre celles-ci
FR2871291B1 (fr) * 2004-06-02 2006-12-08 Tracit Technologies Procede de transfert de plaques
FR2872625B1 (fr) * 2004-06-30 2006-09-22 Commissariat Energie Atomique Assemblage par adhesion moleculaire de deux substrats, l'un au moins supportant un film conducteur electrique
US7326629B2 (en) * 2004-09-10 2008-02-05 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
US7504277B2 (en) * 2005-10-12 2009-03-17 Raytheon Company Method for fabricating a high performance PIN focal plane structure using three handle wafers
JP4177876B2 (ja) 2007-06-11 2008-11-05 株式会社東芝 光ディスクと記録方法と再生方法と再生装置
FR2926747B1 (fr) * 2008-01-25 2011-01-14 Commissariat Energie Atomique Objet comportant un element graphique reporte sur un support et procede de realisation d'un tel objet.

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2006070167A1 *

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Publication number Publication date
JP2008526009A (ja) 2008-07-17
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CN101088153A (zh) 2007-12-12
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