CN104507853A - 形成基板两侧包括mems设备及集成电路的半导体结构的方法以及相关结构和设备 - Google Patents

形成基板两侧包括mems设备及集成电路的半导体结构的方法以及相关结构和设备 Download PDF

Info

Publication number
CN104507853A
CN104507853A CN201380040648.5A CN201380040648A CN104507853A CN 104507853 A CN104507853 A CN 104507853A CN 201380040648 A CN201380040648 A CN 201380040648A CN 104507853 A CN104507853 A CN 104507853A
Authority
CN
China
Prior art keywords
substrate
type surface
mems device
transducer
material layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380040648.5A
Other languages
English (en)
Other versions
CN104507853B (zh
Inventor
玛丽亚姆·萨达卡
伯纳德·阿斯帕
克里斯特勒·拉加赫·布兰查德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN104507853A publication Critical patent/CN104507853A/zh
Application granted granted Critical
Publication of CN104507853B publication Critical patent/CN104507853B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/007—Interconnections between the MEMS and external electrical signals
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/00238—Joining a substrate with an electronic processing unit and a substrate with a micromechanical structure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/00246—Monolithic integration, i.e. micromechanical structure and electronic processing unit are integrated on the same substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00301—Connecting electric signal lines from the MEMS device with external electrical signal lines, e.g. through vias
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/10—Mounting in enclosures
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0271—Resonators; ultrasonic resonators
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/01—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS
    • B81B2207/012—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS the micromechanical device and the control or processing electronics being separate parts in the same package
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/01—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS
    • B81B2207/015—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS the micromechanical device and the control or processing electronics being integrated on the same substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
    • B81C2203/0707—Monolithic integration, i.e. the electronic processing unit is formed on or in the same substrate as the micromechanical structure
    • B81C2203/0735—Post-CMOS, i.e. forming the micromechanical structure after the CMOS circuit
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
    • B81C2203/0785—Transfer and j oin technology, i.e. forming the electronic processing unit and the micromechanical structure on separate substrates and joining the substrates
    • B81C2203/0792—Forming interconnections between the electronic processing unit and the micromechanical structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Computer Hardware Design (AREA)
  • Micromachines (AREA)

Abstract

一种形成半导体设备的方法，该半导体设备包括集成电路以及与集成电路操作地联接的微机电系统(MEMS)设备，该方法包括：形成导电通道，该导电通道从基板的第一主表面朝向基板的相反的第二主表面至少部分地延伸穿过基板；以及将集成电路的至少一部分制造在基板的第一主表面上。MEMS设备设置在基板的第二主表面上，并且使用至少一个导电通道将MEMS设备与集成电路操作地联接。使用这种方法制造的结构和设备。

Description

形成基板两侧包括MEMS设备及集成电路的半导体结构的方法以及相关结构和设备
技术领域
本公开涉及制造半导体结构的方法，该半导体结构包括一个或多个微机电系统(MEMS)设备以及位于其中的导电通道，还涉及使用这种方法制造的半导体结构。
背景技术
半导体结构是制造半导体设备中所使用或者形成的结构。例如，半导体设备包括电子信号处理器、电子内存设备、光敏设备以及微机电系统(MEMS)设备。这些结构以及材料通常包括一个或多个半导体材料(例如，硅、锗、III-V半导体材料等)，并且可包括集成电路的至少一部分。
MEMS设备是小型设备，其具有物理有源特征及电气有源特征。MEMS设备的有源特征可以具有微米尺寸和/或纳米尺寸特征。例如，MEMS设备可以具有的有源特征的截面尺寸为大约100μm或者更少。
MEMS设备通常包括换能器，该换能器将电能转换为动能(物理能量)，或者将动能转换为电能，电能呈例如电压或者电流的形式，动能呈例如机械偏转或者振动的形式。例如，MEMS设备包括共振器，该共振器响应于施加的电信号生成共振的机械振动。MEMS设备还包括传感器，传感器用以通过感测由物理现象所引起的电信号的变动来感测物理现象(例如，偏转、压力、振动等)。一些MEMS设备的特征可以既是共振器又是传感器。
本领域中公知了许多类型的MEMS共振器例如包括板声波共振器、挠曲型共振器、体声波(BAW)共振器、表面声波(SAW)共振器以及薄膜体声波共振器(FBAR)。
发明内容
提供该发明内容来介绍简化形式的构思选择。这些构思在以下公开的示范实施例中将进一步详细描述。该发明内容不旨在识别所要求保护的主题的关键特征或者重要特征，也不旨在用以限制所要求保护的主题的范围。
在一些实施例中，本公开包括形成半导体设备的方法，所述半导体设备包括集成电路以及与所述集成电路操作地联接的MEMS设备。根据这种方法，导电通道可以形成为从所述基板的第一主表面朝向所述基板的相反的第二主表面至少部分地延伸穿过所述基板。集成电路的至少一部分制造在所述基板的第一主表面上。MEMS设备设置在所述基板的第二主表面上，使用所述至少一个导电通道将MEMS设备与所述集成电路操作地联接。
在其他实施例中，本公开包括半导体结构，其具有：形成在基板的第一主表面上的集成电路的至少一部分；位于所述基板的第二主表面上的包括换能器的MEMS设备；以及导电通道，其延伸穿过所述基板并且将所述MEMS设备电联接至所述集成电路的所述至少一部分。所述基板的第二主表面布置在所述基板的与所述基板的第一主表面相反的一侧。
在又一实施例中，本公开包括电子设备，其包括：基板，该基板具有有源表面以及相对的背面；集成电路的有源部件，其位于所述基板的有源表面上；MEMS换能器，其位于所述基板的背面；以及导电通道，其延伸穿过所述基板并且将所述MEMS换能器电联接至位于所述基板的有源表面上的所述集成电路的有源部件。
附图说明
尽管说明书附带权利要求书，权利要求书尤其指出并独特地陈述了本发明的实施例，但是，结合附图，本公开的实施例的优势可以很容易地从本公开实施例的特定例子的说明获得，其中：
图1至图8图示了可以用以形成半导体设备的方法的例子，半导体设备包括集成电路的至少一部分以及与集成电路操作地联接的MEMS设备，其中，MEMS设备与基板单独制造，随后结合至基板，基板上形成有集成电路；
图1是图示出基板的简化截面图；
图2图示了导电通道，它们从基板的第一主表面朝向基板的第二主表面部分地延伸穿过图1的基板；
图3图示了晶体管，其形成在基板的第一主表面处；
图4图示了导电特征部，它们制造在图3的晶体管上，并且与晶体管和导电通道电通信；
图5图示了凹槽，其形成在基板的第二主表面中；
图6图示了MEMS设备，其至少部分地布置在图5示出的基板中的凹槽中，并且与导电通道联接；
图7图示了导电触头，它们形成在基板的第一主表面上面；
图8图示了图7的结构，其使用形成在基板的第一主表面上面的导电触头在结构上联接至以及电联接至更高水平的基板；
图9至图18图示了可以用以形成半导体设备方法的另一例子，半导体设备包括集成电路的至少一部分以及与集成电路操作地联接的MEMS设备，其中，MEMS设备的至少一部分与基板一体地制造，该基板上形成有集成电路；
图9图示了与图4类似的结构，包括：基板；导电通道，它们从基板的第一主表面朝向基板的第二主表面部分地延伸穿过基板；以及在基板的第一主表面上面的晶体管及其他导电特征部；
图10图示了通过从基板的第二主表面移除材料使图9的基板变薄所形成的结构；
图11图示了换能器腔室凹槽，其形成在图10的基板的第二主表面中；
图12图示了绝缘体上半导体型结构，其结合至图11的基板的第二主表面；
图13图示了从绝缘体上半导体型结构转移至基板的第二主表面的相对薄的材料层；
图14图示了通过处理图13所示的转移的薄材料层以形成共振器所形成的结构，共振器包括一部分薄材料层；
图15图示了通过图14的转移的薄材料层形成的电触头结构，以建立在一个或多个导电通道和包括一部分薄材料层的共振器之间的电接触；
图16图示了帽结构，其结合至基板的第二主表面、薄材料层和包括一部分薄材料层的共振器的上面；
图17图示了导电触头，其形成在基板的第一主表面上面；
图18图示了图17的结构，其使用形成在基板的第一主表面上面的导电触头在结构上联接至以及电联接至更高水平的基板；
图19至图28图示了可以用以形成半导体设备方法的另一例子，半导体设备包括集成电路的至少一部分以及与集成电路操作地联接的MEMS设备，其中，MEMS设备的一部分与基板一体地制造，该基板上形成有集成电路，MEMS设备的另一部分与基板单独制造并且随后结合至基板；
图19图示了类似于图10的结构，其包括：基板；导电通道，它们从基板的第一主表面至基板的第二主表面部分地延伸穿过基板；以及在基板的第一主表面上面的晶体管以及其他导电特征部；
图20图示了换能器腔室凹槽，其形成在图19的基板的第二主表面中；
图21图示了绝缘体上半导体型结构；
图22图示了换能器腔室凹槽，其形成在基板的主表面中；
图23图示了结合至图22的基板的主表面的图21的绝缘体上半导体型结构；
图24图示了在形成图23的结合结构之后，通过从绝缘体上半导体型结构移除相对厚的块材料体积，而从图21的绝缘体上半导体型结构转移至图22的基板的第二主表面的相对薄的材料层；
图25图示了通过处理图24所示的转移的薄材料层以形成共振器所形成的结构，共振器包括一部分薄材料层；
图26图示了图25的结构，其在结构上联接以及电联接图20的结构，使得图25的结构的共振器电联接图20的结构的导电通道；
图27图示了形成在图26的结构上的导电触头；以及
图28图示了图27的结构，该结构使用导电触头在结构上联接至以及电联接至更高水平基板。
具体实施方式
此处提出的图例不旨在作为任何特定半导体材料、结构或者设备的实际视图，而仅仅是用以描述本公开的实施例的理想图示。
此处使用的任何标题不应理解为限制本发明实施例的范围，该范围由以下权利要求以及它们的法律上的等同结构限定。任何具体标题中描述的构思通常能够应用到整个说明书的其他段落中。
此处引用了数个参考文献，它们的整个公开通过引用整体上并入此处用于所有目的。此外，不管引用的参考文献的特征如何，所有参考文献都不被视为是本文要求保护的主题的发明的现有技术。
本公开包括可以用以形成半导体设备的方法，半导体设备包括集成电路的至少一部分以及MEMS设备。集成电路包括导电通道，一个或多个导电通道可以与MEMS设备电通信。MEMS设备可以与基板单独制造并且随后结合至基板，在该基板上制造有集成电路设备；MEMS设备可以一体地形成在该基板上，该基板上制造有集成电路的一部分；或者，MEMS设备的一部分可以一体地形成在该基板上，该基板上制造有集成电路，而MEMS设备的另一部分可以与基板单独形成并且随后结合至基板。这种方法的例子以下进一步详细公开。
图1至图8图示了形成半导体设备的方法的非限制性例子，该方法包括：将集成电路的至少一部分形成在基板上；以及随后将单独形成的MEMS设备附接至基板的背侧。
图1是基板100的简化截面图。基板100可以包括本领域中称为“晶片”或者“晶圆”的物质，并且可是大致平面状的。基板100可以包括制造集成电路时通常使用的许多材料中的任何材料。作为非限制性例子，基板100可以包括氧化物(例如，氧化铝、氧化锆、氧化硅等)或者半导体材料(例如，硅、锗、III-V半导体材料等)。在一些实施例中，基板100可以包括结晶材料(例如，多晶或者单晶材料)。此外，基板100可以至少大致包括单个大致均质材料，或者基板100可以包括多层结构。
参考图2，一个或多个导电通道102可以形成在基板100中。一个或多个导电通道102可以从基板100的第一主表面104朝向位于基板100的相反侧的基板100的第二主表面106形成在基板100中。图2图示了四个(4)导电通道102，但是基板100可以实际上包括任何数量的导电通道102。导电通道102可以使用本领域公知的处理形成。例如，通道孔可以使用例如光刻掩蔽以及刻蚀处理而形成在基板100中。在这种实施例中，掩模层可以沉积在基板100的第一主表面104上面，并且选择性地被图案化，以便在期望刻蚀至基板100以形成通道孔的部位处形成穿过掩模层的孔口。在形成图案化掩模层之后，使用例如干法反应离子刻蚀处理对基板100的通过图案化掩模层被暴露的区域进行刻蚀以在基板100中形成通道孔。在刻蚀处理之后，可以移除图案化掩模层，并且通道孔可以填充有导电材料以形成导电通道102。导电材料可以包括例如掺杂多晶硅。在一些实施例中，导电材料可以包括多层结构，该多层结构包括多个不同的导电材料层。使用一个或多个沉积处理(例如，物理气相沉积处理(PVD)或者化学气相沉积(CVD)处理)、非电解浸镀处理以及电解浸镀处理，可以将导电材料沉积在通道孔内。
如图2所示，在一些实施例中，导电通道102可以仅部分地延伸穿过基板100。在其他实施例中，导电通道102可以整体延伸穿过基板100。在一些实施例中，基板100在第一主表面104和第二主表面106之间可以具有的平均层厚度(图2的角度看的垂直尺寸)为大约二百五十微米(250μm)或更多，大约五百微米(500μm)或更多，或者甚至七百五十微米(750μm)或更多。但是，导电通道102可以具有平均截面尺寸(例如，平均直径)，使得导电通道102的纵横比(纵横比为长度与平均截面尺寸之比)是大约二十五(25)或者更少，大约十(10)或者更少，或者甚至大约五(5)或者更少。难以将导电通道102制造为具有高的纵横比。因而，理想的是，导电通道102形成为部分地穿过基板100，然后随后将基板100的至少一部分变薄，以便在基板的第二主表面106处暴露导电通道102，如下文讨论的。
集成电路的至少一部分可以制造在基板100的第一主表面104上。例如，图3图示了形成在第一主表面104上的有源层108，其包括多个晶体管110。因而，基板100的第一主表面104可以包括的是本领域中通常称为基板100的“有源表面”，而基板100的第二主表面106可以包括的是本领域中通常称为基板100的“背面”。使用本领域公知的处理，晶体管110可以形成在基板100的第一主表面104中、基板100的第一主表面104上和/或基板100的第一主表面104上面。作为非限制性例子，晶体管110可以包括金属氧化物半导体场效应晶体管(MOSFET)，并且可实施互补金属氧化物半导体技术(CMOS)。本领域通常采用的制造这种晶体管110的处理通常在本领域中称为“前道工序”(FEL)处理，通常涉及在大于四百摄氏度(400℃)的温度下实施的处理。因而，在这种实施例中，用以形成导电通道102的导电材料(在形成有源层108之前被制造)可以包括的材料是：结构在用以形成晶体管110的FEL处理期间所经历的温度范围内稳定的材料。例如，在这种实施例中，用以形成导电通道102的导电材料可以包括掺杂多晶硅。
参考图4，在形成晶体管110之后，可以在晶体管110的与基板100的第一主表面104相反侧上形成一个或多个额外的导电特征层，用以将晶体管110的各种特征部(例如，晶体管110的源极、漏极以及栅极)电性互连。导电特征部可以包括一个或多个横向延伸的导电线112(例如，迹线)、垂直延伸的导电通道114以及电接触点116。导电特征部可以包括至少部分地嵌入介电材料118中的导电材料区域(例如，铜、铝、钨等)。一个或多个导电特征层和围绕介电材料118的层可以用层层平印处理形成在晶体管110中。在这种处理中，介电材料层以及导电材料层可以沉积并且选择性地以交替方式被图案化，以形成各种导电特征部和介电材料118。本领域中制造这些导电特征部通常采用的处理通常在本领域中称为“后道工序”(BEOL)处理，通常涉及在大约四百摄氏度(400℃)或者更低温度下实施的处理(但是，在一些实施例中，被沉积作为BEOL处理的一部分的一个或多个初始金属层可以包括钨，钨可以在高达大约九百摄氏度(900℃)的温度下被沉积)。
形成在晶体管110上面的一个或多个导电特征部(例如，一个或多个导电线112、导电通道114以及电接触点116)可以与一个或多个导电通道102电联接。换句话说，在至少一个导电通道102和一个或多个导电特征部之间可以提供连续电路径。
在其他实施例中，导电通道102可以在形成晶体管110之后制造，而不是在形成晶体管110之前。换句话说，晶体管110可以制造在基板100上，然后可以制造穿过有源层以及部分地穿过基板100的导电通道102，该有源层包括晶体管110。因而，导电通道102可以在标准FEOL处理之前制造，在标准FEOL处理之后制造，在标准BEOL处理之前制造，或者在BEOL处理之后制造。如先前提到的，被沉积作为BEOL处理的一部分的一个或多个初始金属层可以包括钨，钨可以在高达大约九百摄氏度(900℃)的温度下被沉积。在一些实施例中，可以在BEOL处理中沉积这种初始钨层之后但在完成BEOL处理之前，制造导电通道102。
在FEOL处理之后制造导电通道102的实施例中，导电通道102可以包括的导电材料是这样的，该导电材料在高于900℃或者甚至高于400℃的温度下不必是稳定的，因为由于存在BEOL特征故后续处理可以限制为低温度。因而，在这种实施例中，导电通道102可以包括金属、金属合金或者掺杂多晶硅。
在上述FEL处理以及BEL处理之后，可以将MEMS设备设置在基板100的第二主表面106处(例如，之上或者上面)，以及使用一个或多个导电通道102将其操作地联接集成电路(其可以包括晶体管110、导电线112、导电通道114以及接触点116)。
例如，凹槽可以形成在基板100的第二主表面106中，可以将单独制造的MEMS设备至少部分地布置在凹槽内，并且与导电通道102在结构上联接以及电联接，如下文参考图5和图6讨论的。
参考图5，凹槽120可以形成在基板100的第二主表面106中。可以使用例如光刻掩蔽以及刻蚀处理将凹槽120形成在基板100的第二主表面106中。在这种实施例中，掩模层可以沉积在基板100的第二主表面106上面以及选择性地被图案化，以便在期望刻蚀入基板110以形成凹槽120的部位处形成穿过掩模层的孔口。在形成图案化掩模层之后，使用例如湿式化学刻蚀处理或者干法反应离子刻蚀处理对基板100的通过图案化掩模层的孔口被暴露的区域进行刻蚀，以在基板100的第二主表面106中形成凹槽120。在刻蚀处理之后，可以移除图案化掩模层。
作为一个非限制性例子，在基板100包括硅的实施例中，可以使用湿式化学刻蚀处理将凹槽120刻蚀在硅基板100中，在该处理中，溶液包括大约20％至大约50％体积的氢氧化钾(KOH)以及大约50％至大约80％体积的水(H2O)。刻蚀处理可以在大约二十摄氏度(20℃)至大约一百摄氏度(100℃)之间执行足够时间，以形成具有期望尺寸的凹槽120。
作为非限制性例子，凹槽120可以具有的在基板100中的平均深度(图5的角度看的垂直尺寸)为至少大约一百微米(100μm)，至少大约三百微米(300μm)，或者甚至至少大约五百微米(500μm)。此外，凹槽120可以具有的平行于基板100的第二主表面106的平均宽度(图5的角度看的水平尺寸)为至少大约0.1厘米(0.1cm)，至少大约0.5厘米(0.5cm)，或者甚至至少大约1厘米(1.0cm)。凹槽120的截面形状可以取决于刻蚀处理中采用的刻蚀剂是各向同性的刻蚀剂还是各向异性的刻蚀剂。
如图5所示，可以执行刻蚀处理，使得凹槽120延伸足够深度至基板100的第二主表面106，以在基板100的第二主表面106处在凹槽120内暴露导电通道102的端部。因而，导电通道102可以从第一主表面104至基板100的第二主表面106整体延伸穿过基板100，至少随后进行刻蚀处理以形成凹槽120。因而，导电通道102可以包括的是本领域中通常称为“贯通晶片通道”(TWV)，或者在基板100包括硅的实施例中包括的是“贯通硅通道”(TSV)。
参考图6，在基板100的第二主表面106中形成凹槽120之后，可以将单独制造的MEMS设备122至少部分地布置在凹槽120内，结合至基板100以及与基板100上承载的集成电路操作地联接。
在一些实施例中，MEMS设备122包括换能器，诸如共振器和/或传感器。作为非限制性例子，MEMS设备122可以包括以下中的一种或多种：板声波共振器、挠曲型共振器、体声波(BAW)共振器、表面声波(SAW)共振器以及薄膜体声波共振器(FBAR)。
在一些实施例中，导电通道102的端部可以在结构上联接至以及电联接至MEMS设备122的对应导电特征部，以将MEMS设备122结合至基板100。例如，MEMS设备122可以包括电触头124，一个或多个电触头124可以在结构上联接至以及电联接至导电通道102。虽然图6未示出，但是电接触点可选地可以形成在导电通道102的暴露在基板100的第二主表面106处的凹槽120内的端部。MEMS设备122的电触头124然后可以在结构上联接至以及电联接形成在导电通道102的端部上的接触点。在其他实施例中，电触头124可以在结构上直接联接以及电气地直接联接至导电通道102的暴露端部。MEMS设备122的电触头124可以包括例如金属球或者隆起，可以使用回流焊接处理、热压缩结合处理、非热压缩结合处理或者用于建立这种设备的导电特征部之间的结构互连及电气互连的任何其他公知处理，来将金属球或者隆起在结构上联接至以及电联接至导电通道102或者联接至形成在导电通道102上的接触点。在其他实施例中，电触头124可以包括齐平的接触点，该齐平的接触点至少大致齐平于MEMS设备122的下主表面，并且该齐平的接触点可以在直接金属间结合处理中直接结合至导电通道102的暴露端部。
图6图示的结合构造通常在本领域中称为“倒装芯片(flip-chip)”构造。
在其他实施例中，可以使用粘着剂(诸如光固化树脂(例如，环氧基树脂))将MEMS设备122在结构上结合至基板100，然后，MEMS设备122的导电特征部可以线结合至导电通道102或者结合至形成在导电通道102上的接触点。
虽然图6未示出，但是环氧基树脂或者其他树脂材料可以设置在MEMS设备122和基板122之间的任何空间中，用作“底部填充”材料。类似地，环氧基树脂或者其他树脂材料可以设置在MEMS设备122上面以及周围，用作“囊封”材料。
虽然MEMS设备122在图6中图示为具有的背面至少大致齐平于基板100的第二主表面106，但是在其他实施例中，MEMS设备122可以从基板100的第二主表面106突出，或者可以相对于基板100的第二主表面106凹陷。
如图7所示，导电金属或者金属合金制成的隆起或者球128可选地可以在基板100的第一主表面104上面形成在接触点116上。隆起或者球128可以用来将图7的结合半导体结构130在结构上联接至以及电联接至另一结构或者设备。在一些实施例中，隆起或者球128可以包括焊料合金，并且可使用回流焊接处理以在结构上联接至以及电联接至另一结构或者设备的导电特征部。在其他实施例中，隆起或者球128可以包括比常规焊料合金相对更高熔点的金属或者金属合金，并且可使用热压缩结合处理将其在结构上联接至以及电联接至另一结构或者设备的导电特征部。
图8图示了图7的结构130在结构上联接至以及电联接至另一结构或者设备132，使得基板100布置在MEMS设备122和结构或者设备132之间。依靠非限制的该例子，导电材料的隆起或者球128可以在结构上结合以及电结合至另一结构或者设备132上的互补电触头134(例如，结合垫等)。结构或者设备132可以包括例如更高水平基板，诸如印刷电路板。
在上述参考图1至图8的方法中，MEMS设备与基板100单独制造，集成电路形成在该基板上。在其他实施例中，MEMS设备的至少一部分可以一体地形成在基板100的第二主表面106上。以下参考图9至图18讨论这种方法的一个例子。
图9图示了结构140，类似于图4的结构。结构140包括基板100，基板100具有第一主表面104以及与其相反的第二主表面106。导电通道102从第一主表面104朝向第二主表面106至少部分地延伸穿过基板100。结构140还包括晶体管110以及形成在晶体管110上面的导电特征部，导电特征部诸如导电线112、导电通道114以及电接触点116。结构140可以如先前参考图1至图4描述的那样形成。
参考图10，通过从基板100的第二主表面106移除基板100的材料，可选地可以使基板100变薄。依靠例子但不作为限制，可以使用一个或多个刻蚀处理、磨削处理以及抛光处理(例如，化学-机械抛光(CMP)处理)来使基板100变薄。在导电通道102不整体延伸穿过图9的结构140中的基板100的实施例中，可以执行变薄处理，至少直到导电通道102的端部在基板102的第二主表面106处暴露。在一些实施例中，基板100在变薄处理之后可以具有的平均厚度为例如大约二百五十微米(250μm)或者更少，大约二百微米(200μm)或者更少，或者甚至大约一百微米(100μm)或者更少。可选地，载体基板可以在基板100的第一主表面104上面暂时结合至结构140，以利于通过在变薄处理(和/或后续处理)期间处理装备来操作结构140，如期望的那样。
参考图11，至少一个换能器腔室凹槽142可以形成在基板100的第二主表面106中。换能器腔室凹槽142最终用以形成换能器腔室的至少一部分，MEMS设备的换能器的至少一部分布置在该腔室中。使用例如光刻掩蔽以及刻蚀处理可以将换能器腔室凹槽142形成在基板100的第二主表面106中，类似于先前关于图5的凹槽120描述的。换能器腔室凹槽142可以具有任何期望的尺寸和形状，期望尺寸和形状可以至少部分地是要形成的换能器的类型的功能。作为非限制性例子，换能器腔室凹槽142可以延伸至基板100的表面106的平均深度(图11的角度看的垂直尺寸)为至少大约一微米(1μm)，至少大约十微米(10μm)，至少大约一百微米(100μm)，或者甚至五百微米(500μm)或更多。此外，换能器腔室凹槽142可以具有的平行于基板100的第二主表面106的平均宽度(图11的角度看的水平尺寸)为至少大约五十微米(50μm)，至少大约五百微米(500μm)，至少大约一千微米(1,000μm)或者甚至更大。在换能器形成为包括共振器的实施例中，共振器共振的频率可以至少部分地是换能器腔室凹槽142的尺寸和形状的函数，换能器腔室凹槽142的尺寸和形状可以设计及被选择以提供期望的共振频率。
在一些实施例中，换能器腔室凹槽142可以定位得靠近一个或多个导电通道102。可选地，换能器腔室凹槽142可以位于至少两个导电通道102之间，如图12所示，使得第一导电通道布置在换能器腔室凹槽142第一横向侧，第二导电通道布置在换能器腔室凹槽142的相反的横向侧。
在形成换能器腔室凹槽142之后，可以将换能器形成在换能器腔室凹槽142上面。参考图12，作为可以用以形成这种换能器的方法的非限制性例子，可以将绝缘体上半导体类型(SOI型)结构144结合在基板100的第二主表面106上面以及结合在换能器腔室凹槽142上面。SOI型结构144包括相对薄的材料层146，相对的薄材料层146结合至相对厚的块材料体积148，中间材料150位于材料层146和块材料148之间。材料层146相对于块材料148是薄的，块材料148相对于材料层146是厚的。中间材料150的厚度可以约等于材料层146，或者其可以薄于材料层146。
SOI型结构144是这样的结构，该结构具有与常规绝缘体上半导体(SOI)结构类似的结构构造，但是材料层146可以包括或者不包括半导体材料，中间材料150可以包括或者不包括绝缘体材料。材料层146的一部分最终用以形成换能器的至少一部分(例如，共振器或者传感器)，并且可包括例如压电材料、半导体材料、陶瓷材料或者金属材料。压电材料包括例如石英(结晶SiO2)、AlPO4、GaPO4、BaTiO3、锆钛酸铅(PZT)、氧化锌以及铝氮化物。在一些实施例中，材料层146可以包括任何这些压电材料。在其他实施例中，材料层146可以包括半导体材料，诸如硅、锗或者III-V半导体材料(例如，GaN、AlN、InN、GaP、AlP、InP等)。
块材料148可以包括通常用于SOI基板的许多材料中的任何材料。这种材料包括例如陶瓷，诸如氧化物(例如，氧化铝、氧化锆、氧化硅等)，氮化物(例如，氮化硅)以及碳化物(例如，碳化硅)，以及半导体材料(例如，硅、锗、III-V半导体材料等)。块材料148可以包括非结晶材料或者结晶材料(例如，多晶或者单晶材料)。中间材料150可以包括介电材料、金属材料或者半导体材料。作为非限制性例子，中间材料150可以包括氧化物，诸如二氧化硅。
材料层146可以具有任何期望的平均层厚度。作为非限制性例子，材料层146可以具有的平均层厚度为大约五纳米(5nm)至大约五百微米(500μm)，大约五纳米(5nm)至大约一百微米(100μm)，或者甚至大约五纳米(5nm)至大约十微米(10μm)。如果MEMS设备制造成包括共振器，那么要形成的共振器的共振频率可能受材料层146的厚度的影响，可以相应选择材料层146的厚度以及由材料层146的一部分形成的最终共振器。
如图12所示，SOI型结构144结合至基板100的第二主表面106，使得材料层146布置在基板100和块材料148之间。换句话说，材料层146可以结合至基板100的第二主表面106。在一些实施例中，可以使用直接结合处理将材料层146结合至基板100的第二主表面106，而在它们之间不使用任何粘着剂。
可以使用直接结合处理将材料层146结合至基板100的第二主表面106，在直接结合处理中，通过提供材料层146和基板100之间的直接原子键将材料层146直接结合至表面106。换句话说，材料层146可以直接结合至基板100，而在材料层146和基板100之间不使用粘着剂或者任何其他中间结合材料。材料层146和基板100之间的原子键的性质将取决于材料层146和基板100中每个的表面处的材料成分。在一些实施例中，二氧化硅(SiO2)可以设置在材料层146的暴露主表面上以及基板100的第二主表面106上。因而，根据这种实施例，直接原子键可以提供在材料层146的暴露主表面上的二氧化硅和基板100的第二主表面106上的二氧化硅之间。换句话说，材料层146的结合表面可以包括氧化物材料(例如，二氧化硅(SiO2))，基板100的结合表面可以至少大致包括相同的氧化物材料(例如，二氧化硅(SiO2))。在这种实施例中，氧化硅与氧化硅表面直接结合处理可以用来将材料层146的结合表面结合至基板100的结合表面。在这种实施例中，如图12所示，结合材料152(例如，氧化物层，诸如二氧化硅)可以布置在材料层146和基板100之间，位于它们的结合界面处。结合材料152可以具有的平均厚度例如为大约一纳米(1nm)至大约一微米(1μm)。
在其他实施例中，材料层146的结合表面可以包括半导体材料(例如，硅)，基板100的结合表面可以至少大致包括相同的半导体材料(例如，硅)。在这种实施例中，硅-硅表面直接结合处理可以用来将材料层146的结合表面结合至基板100的结合表面。
在一些实施例中，材料层146的结合表面和基板100的结合表面之间的直接结合可以通过如下来建立：将材料层146的结合表面和基板100的结合表面中的每个形成为具有相对平滑的表面，随后将这些结合表面邻接在一起，并且在它们之间开始传播结合波。
例如，材料层146的结合表面和基板100的结合表面中的每个可以形成为具有的均方根表面粗度(RRMS)为大约两纳米(2.0μnm)或者更少，大约一纳米(1.0nm)或者更少，或者甚至大约0.25纳米(0.25nm)或者更少。使用机械抛光处理以及化学刻蚀处理中的至少一种可以对材料层146的结合表面和基板100的结合表面中的每个进行平滑化。例如，化学-机械抛光(CMP)处理可以用来对材料层146的结合表面和基板100的结合表面中的每个进行平面化和/或降低它们的表面粗度。
在对结合表面进行平滑化之后，可以使用本领域公知的处理对结合表面可选地进行清洁和/或激活。这种激活处理可以用来改变结合表面处的表面化学性，使得利于结合处理和/或引起形成更强的结合。
结合表面可以彼此直接物理接触，压力可以在结合表面上施加在局部区域。原子间键可以初始位于该局部压力区域中，结合波可以快速传播过结合表面之间的界面。
可选地，可以使用退火处理来强化该结合。这种退火处理可以包括，在熔炉中加热材料层146和基板100，温度为大约一百摄氏度(100℃)至大约四百摄氏度(400℃)，时间为大约两分钟(2mins)至大约十五个小时(15hrs)。
在一些实施例中，在直接结合处理期间，换能器腔室凹槽142可以气密地密封在SOI型结构144的材料层146和基板100之间。在一些实施例中，SOI型结构144的材料层146可以在真空下结合至基板100，使得真空永久地密封在换能器腔室凹槽142内。在其他实施例中，SOI型结构144的材料层146可以在惰性气体环境下结合至基板100，使得惰性气体永久地密封在换能器腔室凹槽142内。在又进一步的实施例中，SOI型结构144的材料层146可以在环境条件下结合至基板100，使得空气永久地密封在换能器腔室凹槽142内。
参考图13，在将SOI型结构144(图12)结合至基板100的第二主表面106之后，可以移除SOI型结构144的块材料148，留下材料层146(以及可选地中间材料150)在后方结合至基板100。在一些实施例中，通过沿着中间材料150分割SOI型结构144(图12)，可以移除SOI型结构144的块材料148。在其他实施例中，一个或多个刻蚀处理、磨削处理以及抛光处理(例如，化学-机械抛光(CMP)处理)可以用来移除块材料148(以及可选地中间材料150)。
在其他实施例中，可以使用本领域中称为的处理来形成图13的结构，该结构包括材料层146(以及可选地中间材料150)。这种处理描述于例如Bruel的美国专利No.RE39,484(公布于2007年2月6日)，Aspar等人的美国专利No.6,303,468(公布于2001年10月16日)，Aspar等人的美国专利No.6,335,258(公布于2002年1月1日)，Moriceau等人的美国专利No.6,756,286(公布于2004年6月29日)，Aspar等人的美国专利No.6,809,044(公布于2004年10月26日)，以及Aspar等人的美国专利No.6,946,365(2005年9月20日)，这些公开将通过参考整体并入此处。简要来说，在这种方法中，离子可以沿着离子植入平面被植入块材料(其不包括SOI型结构144)的晶圆中，以限定晶圆内的弱平面。然后可以将晶圆附接至基板100的第二主表面106，如先前参考图12关于将SOI型结构144结合至基板100描述的。然后可以沿着离子植入平面割开或者以其他方式分割晶圆，以将材料层146从晶圆分离，留下材料层146结合至基板100的第二主表面106。结合以及分割处理可以在大约400℃或者更低的温度下执行。在分割处理之后，可以使用化学-机械抛光(CMP)处理对材料层146的割开的表面进行平滑化。
在又进一步的实施例中，可以通过如下来形成图13的结构，该结构包括材料层146(以及可选地中间材料150)：使用例如直接结合处理将块材料的晶圆(其不包括SOI型结构144)结合至基板100的第二主表面106，如先前参考图12关于将SOI型结构144结合至基板100所描述的。然后可以从基板100的相反侧对晶圆进行变薄化以形成材料层146。变薄处理可以包括以下至少一种：磨削处理、刻蚀处理以及抛光处理(例如，化学-机械抛光(CMP)处理)。
如图14所示，材料层146的靠近换能器腔室凹槽142的区域可以被处理以在换能器腔室凹槽142上面以及邻近换能器腔室凹槽142形成换能器154。依靠例子但不作为限制，沟槽和/或孔156可以靠近换能器腔室凹槽142形成在材料层146中或者穿过材料层146，以选择性地降低用于材料层146的包括换能器154的部分的结构支撑，和/或电绝缘材料层146的包括换能器154的区域。换能器154的特定结构对于本公开的实施例不是关键的，可以采用各种构造的换能器。根据需要可以采用额外处理以形成具有期望构造并且包括材料层146的一部分的换能器154。作为非限制性例子，换能器154可以包括共振器，诸如板声波共振器、挠曲型共振器、体声波(BAW)共振器、表面声波(SAW)共振器或者薄膜体声波共振器(FBAR)。在其他实施例中，换能器154可以包括传感器，该传感器构造为电气地感测换能器154的一部分的机械变形或其中的振动。
参考图15，在结合材料152存在于材料层146和基板100的第二主表面106之间并且结合材料152不导电的实施例中，通过例如形成导电塞158，可以在换能器154和一个或多个导电通道102之间建立电互连，导电塞158延伸穿过材料层146和结合材料152到达基板100的第二主表面106处的导电通道102的端部。例如，使用掩模以及刻蚀处理可以将孔形成为穿过材料层146和结合材料152，如先前描述的，之后，导电材料可以沉积在孔内以形成导电塞158。例如，使用一个或多个沉积处理(例如，物理气相沉积(PVD)处理，化学气相沉积(CVD)处理等)、非电解浸镀处理以及电解浸镀处理，可以将导电金属或者金属合金沉积在孔中。导电塞158可以与导电通道102以及材料层146的部分进行物理接触以及电接触，该部分包括换能器154的元件或者特征部，因而提供它们之间的电互连。
参考图16，帽结构160可以设置在材料层146和换能器154上面。帽结构160可以包括另一换能器腔室凹槽162，另一换能器腔室凹槽162定位及构造为在基板100中形成的换能器腔室凹槽142的相反侧布置得邻近换能器154。
帽结构160可以包括例如陶瓷，诸如氧化物(例如，氧化铝，氧化锆，氧化硅等)，氮化物(例如，氮化硅)或者碳化物(例如，碳化硅)。在其他实施例中，帽结构160可以包括半导体材料(例如，硅、锗、III-V半导体材料等)，或者金属，或者金属合金。此外，帽结构160的材料可以是非结晶材料或者结晶(多晶或者单晶)。换能器腔室凹槽162可以形成在帽结构160中，如先前关于图5的凹槽120所描述的。
可以使用例如直接结合处理将帽结构160结合至材料层146，如先前参考图12所描述的。在其他实施例中，可以使用粘着剂将帽结构160结合至材料层146。
换能器154可以气密地密封在帽结构160和基板100之间。在一些实施例中，帽结构160可以在真空下结合至材料层146，使得真空永久地密封在换能器腔室凹槽142、162内。在其他实施例中，帽结构160可以在惰性气体环境下结合至材料层146，使得惰性气体永久地密封在换能器腔室凹槽142、162内。在又进一步的实施例中，帽结构160可以在环境条件下结合至材料层146，使得空气永久地密封在换能器腔室凹槽142、162内。
如图17所示，导电金属或者金属合金制成的隆起或者球128可选地可以在基板100的第一主表面104上面形成在接触点116上，如先前参考图7描述的。图17的结构可以在结构上联接至以及电联接至另一结构或者设备132，如图18所示。结构或者设备132可以包括例如更高水平的基板，诸如印刷电路板。
使用图19至图28图示了本公开的方法的额外实施例，其中，MEMS设备的一部分一体地形成在基板100的第二主表面106上，MEMS设备的另一部分单独制造并且结合至MEMS设备的一体部分上。
图19图示了结构170，大致类似于图10的结构。结构170包括基板100，基板100具有第一主表面104以及与其对置的第二主表面106。导电通道102从第一主表面104朝向第二主表面106至少部分地延伸穿过基板100。结构140还包括晶体管110以及形成在晶体管110上面的导电特征部，导电特征部诸如导电线112、导电通道114以及电接触点116。结构170与图10的结构的区别仅在于，导电通道102在基板100内的位置。结构170可以形成如先前参考图1至图4、图9和图10描述的那样形成。
参考图20，至少一个换能器腔室凹槽172可以形成在基板100的第二主表面106中。换能器腔室凹槽172最终用以形成换能器腔室的至少一部分，MEMS设备的换能器的至少一部分布置在该腔室中。使用例如光刻掩蔽以及刻蚀处理可以将换能器腔室凹槽142形成在基板100的第二主表面106中，类似于先前关于图5的凹槽120描述的。换能器腔室凹槽172可以具有任何期望的尺寸和形状，期望尺寸和形状可以至少部分地是要形成的换能器的类型的函数。在换能器形成为包括共振器的实施例中，共振器共振的频率可以至少部分地是换能器腔室凹槽172的尺寸和形状的函数，换能器腔室凹槽172的尺寸和形状可以设计及被选择以提供期望的共振频率。
在一些实施例中，换能器腔室凹槽172可以定位得靠近一个或多个导电通道102。可选地，换能器腔室凹槽172可以位于至少两个导电通道102之间，如图20所示，使得第一导电通道布置在换能器腔室凹槽172第一横向侧，第二导电通道布置在换能器腔室凹槽172的相反的横向侧。
在基板100中一体地形成换能器腔室凹槽172之后，可以将换能器形成在换能器腔室凹槽172上面。为了将换能器形成在换能器腔室凹槽172上面，MEMS设备的包括换能器的一部分可以与基板100单独制造，随后结合在基板的第二主表面106上面以及换能器腔室凹槽172上面，如下述的。
图21图示了绝缘体上半导体类型(SOI型)结构174，其可以是如先前关于图12的SOI型结构144所描述的结构。因而，SOI型结构174包括相对薄的材料层146，相对薄的材料层146结合至相对厚的块材料体积148，中间材料150位于材料层146和块材料148之间。材料层146相对于块材料148是薄的，块材料148相对于材料层146是厚的。中间材料150的厚度可以约等于材料层146，或者其可以薄于材料层146。材料层146的一部分最终用以形成换能器的至少一部分(例如，共振器或者传感器)。材料层146、块材料148和中间材料150可以具有如先前参考图12所描述的成分以及构造。
图22图示了另一换能器腔室凹槽176，其形成在另一基板178的主表面177中，其初始与图21的SOI型结构174分离，随后结合至其上，如下文参考图23讨论的。继续参考图22，基板178可以包括多种基板材料中的任何材料。作为非限制性例子，基板178可以包括陶瓷，诸如氧化物(例如，氧化铝，氧化锆，氧化硅等)，氮化物(例如，氮化硅)或者碳化物(例如，碳化硅)。在其他实施例中，基板178可以包括半导体材料(例如，硅、锗、III-V半导体材料等)，或者金属，或者金属合金。基板178可以包括非结晶材料或者结晶材料(例如，多晶或者单晶材料)。在一些实施例中，基板178可以包括多层基板，多层基板包括两种或多种材料，如以上提到的。换能器腔室凹槽176与图20的换能器腔室凹槽172一起最终用以形成换能器腔室，MEMS设备的换能器的至少一部分布置在该腔室中。使用例如光刻掩蔽以及刻蚀处理可以将换能器腔室凹槽176形成在基板178的表面177中，如先前关于图5的凹槽120所描述的。换能器腔室凹槽176可以具有任何期望的尺寸和形状，期望尺寸和形状可以至少部分地是要形成的换能器的类型的函数。在换能器形成为包括共振器的实施例中，共振器共振的频率可以至少部分地是换能器腔室凹槽176的尺寸和形状的函数，换能器腔室凹槽176的尺寸和形状可以设计及被选择以提供期望的共振频率。
参考图23，图21的SOI型结构174结合至图22的基板178的表面177，使得SOI型结构174的材料层146布置在基板178和块材料148之间。在一些实施例中，材料层146可以使用直接结合处理结合至基板178的主表面177，如先前参考图12所描述的。如参考图12所描述的，在一些实施例中，结合材料152可以布置在材料层146和基板178之间。
参考图24，在将SOI型结构174(图12)结合至基板178的主表面177之后，可以移除SOI型结构174的块材料148，留下材料层146(以及可选地中间材料150)在后方结合至基板178。在一些实施例中，通过沿着中间材料150分割SOI型结构174(图23)，可以移除SOI型结构174的块材料148。在其他实施例中，一个或多个刻蚀处理、磨削处理以及抛光处理(例如，化学-机械抛光(CMP)处理)可以用来移除块材料148(以及可选地中间材料150)。
如图25所示，材料层146的靠近换能器腔室凹槽176的区域可以被处理以在换能器腔室凹槽176上面以及邻近换能器腔室凹槽176形成换能器180。依靠例子但不作为限制，沟槽和/或孔182可以靠近换能器腔室凹槽176形成在材料层146中或者穿过材料层146，以选择性地降低用于材料层146的包括换能器180的部分的结构支撑，和/或电绝缘材料层146的包括换能器180的区域。换能器180的特定结构对于本公开的实施例不是关键的，可以采用各种构造的换能器。根据需要可以采用额外处理以形成具有期望构造并且包括材料层146的一部分的换能器180。作为非限制性例子，换能器180可以包括共振器，诸如板声波共振器、挠曲型共振器、体声波(BAW)共振器、表面声波(SAW)共振器或者薄膜体声波共振器(FBAR)。在其他实施例中，换能器180可以包括传感器，该传感器构造为电气地感测换能器180的一部分的机械变形或其中的振动。
导电塞或者触头184可选地可以形成在材料层146的选择区域上或者材料层146的选择区域中，导电塞或者触头184可以定位及构造为与共振器180的选择区域进行电接触，并且与图20的结构中的导电通道102的端部电接触，如下文讨论的。例如，使用掩模以及刻蚀处理可以将孔形成为穿过材料层146和结合材料152，如先前描述的，之后，导电材料可以沉积在孔内以形成导电塞158。
参考图26，图25的结构可以结合至图20的结构以形成图26示出的结合结构。尤其，图25的结构的材料层146可以结合至图20的结构中的基板100的第二主表面106。换能器180和基板178中的换能器腔室凹槽176可以对准基板100中的换能器腔室凹槽172。在该构造中，换能器180布置在由换能器腔室凹槽172、176限定的换能器腔室中。此外，换能器180的包括材料层146区域的至少一部分在凹槽172、176之间不受支撑地延伸，使得材料层146的一部分可以在换能器腔室内物理地移动(例如，偏转或者振动)。
可以使用例如直接结合处理将材料层146结合至基板100的第二主表面106，如先前参考图12所描述的。在其他实施例中，材料层146可以使用粘着剂结合至基板100的第二主表面106。
换能器180可以气密地密封在基板178和基板100之间。在一些实施例中，图25的结构可以在真空下结合至图20的结构，使得真空永久地密封在换能器腔室凹槽172、176内。在其他实施例中，图25的结构可以在惰性气体环境下结合至图20的结构，使得惰性气体永久地密封在换能器腔室凹槽172、176内。在又一实施例中，图25的结构可以在环境条件下结合至图20的结构，使得空气永久地密封在换能器腔室凹槽172、176内。
虽然图26至图28图示的换能器腔室凹槽172和换能器腔室凹槽176具有至少大致相同的尺寸，但是，在其他实施例中，换能器腔室凹槽172可以大于或者小于换能器腔室凹槽176。
如图27所示，导电金属或者金属合金制成的隆起或者球128可选地可以在基板100的第一主表面104上面形成在接触点116上，如先前参考图7描述的。图27的结构可以在结构上联接至以及电联接至另一结构或者设备132，如图28所示。结构或者设备132可以包括例如更高水平的基板，诸如印刷电路板。
以下提出本公开的实施例的额外的非限制性例子。
实施例1：一种形成半导体设备的方法，所述半导体设备包括集成电路以及与所述集成电路操作地联接的MEMS设备，包括：形成导电通道，所述导电通道从基板的第一主表面朝向所述基板的相反的第二主表面至少部分地延伸穿过所述基板；将集成电路的至少一部分制造在所述基板的第一主表面上；以及将MEMS设备设置在所述基板的第二主表面上，并且使用所述至少一个导电通道将所述MEMS设备操作地联接所述集成电路。
实施例2：根据实施例1的方法，还包括选择MEMS设备以包括共振器和传感器中的至少一种。
实施例3：根据实施例2的方法，还包括选择MEMS设备以包括以下至少一种：板声波共振器、挠曲型共振器、体声波(BAW)共振器、表面声波(SAW)共振器以及薄膜体声波共振器(FBAR)。
实施例4：根据实施例1至3中任一个的方法，其中，将集成电路的至少一部分制造在所述基板的第一主表面上包括：将至少一个晶体管形成在所述基板的第一主表面上。
实施例5：根据实施例1至4中任一个的方法，其中，将集成电路的至少一部分制造在所述基板的第一主表面上还包括：将至少一个导电特征部形成在所述基板的第一主表面上面，所述至少一个导电特征部与所述导电通道电联接。
实施例6：根据实施例1至5中任一个的方法，其中，将MEMS设备设置在所述基板的第二主表面上包括：将单独制造的MEMS设备结合在所述基板的第二主表面上。
实施例7：根据实施例6的方法，其中，将单独制造的MEMS设备结合在所述基板的第二主表面上包括：将所述导电通道的端部在结构上联接至以及电联接至所述MEMS设备的导电特征部。
实施例8：根据实施例6或7的方法，其中，将单独制造的MEMS设备结合在所述基板的第二主表面上包括：在所述基板的第二主表面中形成凹槽；以及将单独制造的MEMS设备至少部分地定位在所述凹槽内。
实施例9：根据实施例1至5中任一个的方法，其中，将MEMS设备设置在所述基板的第二主表面上包括：将所述MEMS设备的至少一部分一体地形成在所述基板的第二主表面上。
实施例10：根据实施例9的方法，其中，将所述MEMS设备的至少一部分一体地形成在所述基板的第二主表面上包括：在所述基板的第二主表面中形成至少一个换能器腔室凹槽；以及将换能器设置在所述基板的第二主表面上的所述换能器腔室凹槽上面。
实施例11：根据实施例10的方法，其中，将换能器设置在所述基板的第二主表面上的所述换能器腔室凹槽上面包括：将SOI型结构结合至所述基板的第二主表面，所述SOI型基板包括结合至相对厚的块材料体积的相对薄的材料层，所述相对薄的材料层和所述相对厚的块材料体积之间具有中间材料；移除所述SOI型结构的一部分，并且留下所述薄材料层结合至所述基板的第二主表面；以及将一部分所述薄材料层配置在所述换能器腔室凹槽上面以包括所述换能器的至少一部分。
实施例12：根据实施例10的方法，其中，将换能器设置在所述基板的第二主表面上的所述换能器腔室凹槽上面包括：独立于所述基板形成一结构，所述结构包括材料层，所述材料层悬置在另一基板中的另一换能器腔室凹槽之上；以及将所述另一基板结合至所述基板的第二主表面，使得所述材料层的换能器部在所述基板的第二主表面中的所述换能器腔室凹槽和所述另一基板中的所述另一换能器腔室凹槽之间延伸。
实施例13：一种半导体结构，包括：形成在基板的第一主表面上的集成电路的至少一部分；所述基板的第二主表面上的包括换能器的MEMS设备，所述第二主表面布置在所述基板的与所述第一主表面相反的一侧；以及导电通道，延伸穿过所述基板，并且将所述MEMS设备电联接至所述集成电路的所述至少一部分。
实施例14：根据实施例13的半导体结构，其中，换能器包括共振器以及传感器中的至少一种。
实施例15：根据实施例14的半导体结构，其中，换能器包括以下至少一种：板声波共振器、挠曲型共振器、体声波(BAW)共振器、表面声波(SAW)共振器以及薄膜体声波共振器(FBAR)。
实施例16：根据实施例13至15中任一个的半导体结构，其中，所述基板的第一主表面上的所述集成电路的所述至少一部分包括位于所述基板的第一主表面上的至少一个晶体管。
实施例17：根据实施例13至16中任一个的半导体结构，其中，所述基板的第一主表面上的所述集成电路的所述至少一部分还包括位于所述基板的第一主表面之上的至少一个导电特征部，所述至少一个导电特征部与所述导电通道电联接。
实施例18：根据实施例13至17中任一个的半导体结构，其中，所述MEMS设备包括与所述基板单独形成并且附接至所述基板的分离式MEMS设备。
实施例19：根据实施例18的半导体结构，其中，所述分离式MEMS设备包括导电特征部，所述导电特征部在结构上联接至以及电联接至所述导电通道的端部。
实施例20：根据实施例18或19的半导体结构，其中，基板包括延伸至基板的第二主表面中的凹槽，并且其中，分离式MEMS设备至少部分地布置在凹槽中。
实施例21：根据实施例13至17中任一的半导体结构，其中，所述MEMS设备的至少一部分在所述基板的第二主表面上与所述基板一体地形成。
实施例22：根据实施例21的半导体结构，其中，与所述基板一体地形成的所述MEMS设备的所述至少一部分包括位于所述基板的第二主表面中的至少一种换能器腔室凹槽。
实施例23：根据实施例21或22的半导体结构，其中，所述MEMS设备包括：另一基板，其结合至所述基板的第二主表面；另一换能器腔室凹槽，其延伸至所述另一基板；以及材料层，其在所述基板的第二主表面中的所述换能器腔室凹槽和所述另一基板中的所述另一换能器腔室凹槽之间延伸，所述材料层的至少一部分包括换能器。
实施例24：一种电子设备，包括：基板，其具有有源表面以及与有源表面相反的背面；集成电路的有源部件，位于基板的有源表面上；MEMS换能器，位于基板的背面；以及导电通道，延伸穿过基板并且将MEMS换能器电联接至基板的有源表面上的集成电路的有源部件。
实施例25：根据实施例24的电子设备，其中，所述MEMS换能器包括以下至少一种：板声波共振器、挠曲型共振器、体声波(BAW)共振器、表面声波(SAW)共振器以及薄膜体声波共振器(FBAR)。
实施例26：根据实施例24或25的电子设备，其中，所述MEMS设备包括与所述基板单独形成并且附接至所述基板的分离式MEMS设备。
实施例27：根据实施例26的电子设备，其中，所述基板包括延伸至所述基板的第二主表面中的凹槽，并且其中，所述分离式MEMS设备至少部分地布置在所述凹槽中。
实施例28：根据实施例24或25的电子设备，其中，所述MEMS设备的至少一部分在所述基板的第二主表面上与所述基板一体地形成。
实施例29：根据实施例28的电子设备，其中，所述MEMS设备包括位于所述基板的第二主表面中的至少一个换能器腔室凹槽。
本公开的上述实施例的例子不限制本发明的范围，因为这些实施例仅是本发明的实施例的例子，本发明的范围由附随的权利要求以及它们法律上的等同结构限定。任何等同实施例旨在落入本发明的范围。实际上，除了示出以及此处描述的这些之外，本公开的各种修改(诸如描述元件的可选有用组合)对于本领域的技术人员来说通过说明书是显而易见的。这种修改及实施例也旨在落入附随的权利要求的范围内。

Claims (19)

1.一种形成半导体设备的方法，所述半导体设备包括集成电路以及与所述集成电路操作地联接的MEMS设备，该方法包括：
形成导电通道，所述导电通道从基板的第一主表面朝向所述基板的相反的第二主表面至少部分地延伸穿过所述基板；
将集成电路的至少一部分制造在所述基板的所述第一主表面上；以及
将MEMS设备设置在所述基板的所述第二主表面上，并且使用至少一个所述导电通道将所述MEMS设备与所述集成电路操作地联接。
2.根据权利要求1所述的方法，其中，将集成电路的至少一部分制造在所述基板的所述第一主表面上包括：将至少一个晶体管形成在所述基板的所述第一主表面上。
3.根据权利要求2所述的方法，其中，将集成电路的至少一部分制造在所述基板的所述第一主表面上还包括：将至少一个导电特征部形成在所述基板的所述第一主表面之上，所述至少一个导电特征部与所述导电通道电联接。
4.根据权利要求1所述的方法，其中，将MEMS设备设置在所述基板的所述第二主表面上包括：将单独制造的MEMS设备结合在所述基板的所述第二主表面上。
5.根据权利要求4所述的方法，其中，将单独制造的MEMS设备结合在所述基板的所述第二主表面上包括：将所述导电通道的端部在结构上联接至并且电联接至所述MEMS设备的导电特征部。
6.根据权利要求4所述的方法，其中，将单独制造的MEMS设备结合在所述基板的所述第二主表面上包括：
在所述基板的所述第二主表面中形成凹槽；以及
将单独制造的MEMS设备至少部分地定位在所述凹槽内。
7.根据权利要求1所述的方法，其中，将MEMS设备设置在所述基板的所述第二主表面上包括：将所述MEMS设备的至少一部分一体地形成在所述基板的所述第二主表面上。
8.根据权利要求7述的方法，其中，将所述MEMS设备的所述至少一部分一体地形成在所述基板的所述第二主表面上包括：
在所述基板的所述第二主表面中形成至少一个换能器腔室凹槽；以及
将换能器在所述换能器腔室凹槽之上设置在所述基板的所述第二主表面上。
9.根据权利要求8所述的方法，其中，将换能器在所述换能器腔室凹槽之上设置在所述基板的所述第二主表面上包括：
将SOI型结构结合至所述基板的所述第二主表面，所述SOI型基板包括结合至相对厚的块材料体积的相对薄的材料层，在所述相对薄的材料层与所述相对厚的块材料体积之间具有中间材料；
移除所述SOI型结构的一部分，并且留下所述相对薄的材料层结合至所述基板的所述第二主表面；以及
将一部分所述相对薄的材料层配置在所述换能器腔室凹槽之上以包括所述换能器的至少一部分。
10.根据权利要求8所述的方法，其中，将换能器在所述换能器腔室凹槽之上设置在所述基板的所述第二主表面上包括：
独立于所述基板形成一结构，所述结构包括材料层，所述材料层悬置在另一基板中的另一换能器腔室凹槽之上；以及
将所述另一基板结合至所述基板的所述第二主表面，使得所述材料层的换能器部分在所述基板的所述第二主表面中的所述换能器腔室凹槽与所述另一基板中的所述另一换能器腔室凹槽之间延伸。
11.一种半导体结构，该半导体结构包括：
形成在基板的第一主表面上的集成电路的至少一部分；
位于所述基板的第二主表面上的包括换能器的MEMS设备，所述第二主表面布置在所述基板的与所述第一主表面相反的一侧；以及
导电通道，该导电通道延伸穿过所述基板，并且将所述MEMS设备电联接至所述集成电路的所述至少一部分。
12.根据权利要求11所述的半导体结构，其中，所述基板的所述第一主表面上的所述集成电路的所述至少一部分包括位于所述基板的所述第一主表面上的至少一个晶体管。
13.根据权利要求12所述的半导体结构，其中，所述基板的所述第一主表面上的所述集成电路的所述至少一部分还包括位于所述基板的所述第一主表面之上的至少一个导电特征部，所述至少一个导电特征部与所述导电通道电联接。
14.根据权利要求11所述的半导体结构，其中，所述MEMS设备包括独立于所述基板而形成的并且附接至所述基板的分离式MEMS设备。
15.根据权利要求14所述的半导体结构，其中，所述分离式MEMS设备包括导电特征部，所述导电特征部在结构上联接至以及电联接至所述导电通道的端部。
16.根据实施例14所述的半导体结构，其中，所述基板包括延伸至所述基板的所述第二主表面中的凹槽，并且其中，所述分离式MEMS设备至少部分地布置在所述凹槽中。
17.根据权利要求11所述的半导体结构，其中，所述MEMS设备的至少一部分在所述基板的所述第二主表面上与所述基板一体地形成。
18.根据权利要求17所述的半导体结构，其中，与所述基板一体地形成的所述MEMS设备的所述至少一部分包括位于所述基板的所述第二主表面中的至少一个换能器腔室凹槽。
19.根据权利要求17所述的半导体结构，其中，所述MEMS设备包括：
另一基板，该另一基板结合至所述基板的所述第二主表面；
另一换能器腔室凹槽，该另一换能器腔室凹槽延伸至所述另一基板中；以及
材料层，该材料层在所述基板的所述第二主表面中的所述换能器腔室凹槽和所述另一基板中的所述另一换能器腔室凹槽之间延伸，所述材料层的至少一部分包括换能器。
CN201380040648.5A 2012-07-31 2013-07-08 形成半导体设备的方法 Active CN104507853B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201261677796P 2012-07-31 2012-07-31
US61/677,796 2012-07-31
PCT/IB2013/001487 WO2014020387A1 (en) 2012-07-31 2013-07-08 Methods of forming semiconductor structures including mems devices and integrated circuits on opposing sides of substrates, and related structures and devices

Publications (2)

Publication Number Publication Date
CN104507853A true CN104507853A (zh) 2015-04-08
CN104507853B CN104507853B (zh) 2016-11-23

Family

ID=48875093

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380040648.5A Active CN104507853B (zh) 2012-07-31 2013-07-08 形成半导体设备的方法

Country Status (3)

Country Link
US (1) US9481566B2 (zh)
CN (1) CN104507853B (zh)
WO (1) WO2014020387A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070170528A1 (en) * 2006-01-20 2007-07-26 Aaron Partridge Wafer encapsulated microelectromechanical structure and method of manufacturing same
DE102014210945A1 (de) 2014-06-06 2015-12-17 Robert Bosch Gmbh MEMS-Bauelement mit einer Stressentkopplungsstruktur und Bauteil mit einem solchen MEMS-Bauelement
GB2539630A (en) 2015-04-09 2016-12-28 Continental automotive systems inc 3D stacked piezoresistive pressure sensor
TWI767411B (zh) 2015-07-24 2022-06-11 光程研創股份有限公司 半導體結構
US10644187B2 (en) * 2015-07-24 2020-05-05 Artilux, Inc. Multi-wafer based light absorption apparatus and applications thereof
US11309352B2 (en) * 2018-03-01 2022-04-19 Qualcomm Incorporated Integrated acoustic filter on complementary metal oxide semiconductor (CMOS) die
CN111384921B (zh) * 2018-12-29 2022-07-19 中芯集成电路（宁波）有限公司上海分公司 晶体谐振器与控制电路的集成结构及其集成方法
CN109835870B (zh) * 2019-02-19 2020-12-11 厦门大学 一种mems器件与asic处理电路ic的集成封装方法和结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002096166A1 (en) * 2001-05-18 2002-11-28 Corporation For National Research Initiatives Radio frequency microelectromechanical systems (mems) devices on low-temperature co-fired ceramic (ltcc) substrates
US20070281381A1 (en) * 2006-05-31 2007-12-06 Georgia Tech Research Corporation Method for sealing and backside releasing of microelectromechanical systems
EP2060533A2 (en) * 2007-11-16 2009-05-20 Hitachi Ltd. Semiconductor device and method of manufacturing the same
US20100019393A1 (en) * 2008-07-23 2010-01-28 Industrial Technology Research Institute Packaging structure for integration of microelectronics and mems devices by 3d stacking and method for manufacturing the same
US20100053922A1 (en) * 2007-01-25 2010-03-04 Silex Microsystems Ab Micropackaging method and devices
CN101837944A (zh) * 2008-11-19 2010-09-22 明锐有限公司 用于制备陀螺仪和加速度计的方法
US20110147859A1 (en) * 2009-12-17 2011-06-23 Denso Corporation Semiconductor device and method of manufacturing the same

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
FR2720189B1 (fr) 1994-05-18 1996-08-30 Commissariat Energie Atomique Procédé de réalisation d'une structure à faible taux de dislocations comprenant une couche d'oxyde enterrée dans un substrat semi-conducteur.
FR2747506B1 (fr) 1996-04-11 1998-05-15 Commissariat Energie Atomique Procede d'obtention d'un film mince de materiau semiconducteur comprenant notamment des composants electroniques
FR2748850B1 (fr) 1996-05-15 1998-07-24 Commissariat Energie Atomique Procede de realisation d'un film mince de materiau solide et applications de ce procede
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
FR2755537B1 (fr) 1996-11-05 1999-03-05 Commissariat Energie Atomique Procede de fabrication d'un film mince sur un support et structure ainsi obtenue
FR2758907B1 (fr) 1997-01-27 1999-05-07 Commissariat Energie Atomique Procede d'obtention d'un film mince, notamment semiconducteur, comportant une zone protegee des ions, et impliquant une etape d'implantation ionique
FR2767416B1 (fr) 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
FR2767604B1 (fr) 1997-08-19 2000-12-01 Commissariat Energie Atomique Procede de traitement pour le collage moleculaire et le decollage de deux structures
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2781925B1 (fr) 1998-07-30 2001-11-23 Commissariat Energie Atomique Transfert selectif d'elements d'un support vers un autre support
US6133674A (en) * 1998-10-27 2000-10-17 Cts Low profile integrated oscillator having a stepped cavity
FR2784796B1 (fr) 1998-10-15 2001-11-23 Commissariat Energie Atomique Procede de realisation d'une couche de materiau enterree dans un autre materiau
FR2784795B1 (fr) 1998-10-16 2000-12-01 Commissariat Energie Atomique Structure comportant une couche mince de materiau composee de zones conductrices et de zones isolantes et procede de fabrication d'une telle structure
FR2784800B1 (fr) 1998-10-20 2000-12-01 Commissariat Energie Atomique Procede de realisation de composants passifs et actifs sur un meme substrat isolant
FR2789518B1 (fr) 1999-02-10 2003-06-20 Commissariat Energie Atomique Structure multicouche a contraintes internes controlees et procede de realisation d'une telle structure
FR2795865B1 (fr) 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'un film mince utilisant une mise sous pression
FR2796491B1 (fr) 1999-07-12 2001-08-31 Commissariat Energie Atomique Procede de decollement de deux elements et dispositif pour sa mise en oeuvre
FR2802340B1 (fr) 1999-12-13 2003-09-05 Commissariat Energie Atomique Structure comportant des cellules photovoltaiques et procede de realisation
FR2807546B1 (fr) 2000-04-11 2005-04-01 Commissariat Energie Atomique Structure d'elements a haute densite formee par assemblage de couches et son procede de fabrication
FR2811807B1 (fr) 2000-07-12 2003-07-04 Commissariat Energie Atomique Procede de decoupage d'un bloc de materiau et de formation d'un film mince
FR2816445B1 (fr) 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
FR2818010B1 (fr) 2000-12-08 2003-09-05 Commissariat Energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
FR2821697B1 (fr) 2001-03-02 2004-06-25 Commissariat Energie Atomique Procede de fabrication de couches minces sur un support specifique et une application
FR2823012B1 (fr) 2001-04-03 2004-05-21 Commissariat Energie Atomique Procede de transfert selectif d'au moins un element d'un support initial sur un support final
FR2823373B1 (fr) 2001-04-10 2005-02-04 Soitec Silicon On Insulator Dispositif de coupe de couche d'un substrat, et procede associe
FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2823596B1 (fr) 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
FR2830983B1 (fr) 2001-10-11 2004-05-14 Commissariat Energie Atomique Procede de fabrication de couches minces contenant des microcomposants
FR2832224B1 (fr) 2001-11-15 2004-01-16 Commissariat Energie Atomique Dispositif electronique monolithique multicouches et procede de realisation d'un tel dispositif
FR2837620B1 (fr) 2002-03-25 2005-04-29 Commissariat Energie Atomique Procede de transfert d'elements de substrat a substrat
FR2837981B1 (fr) 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement
FR2842647B1 (fr) 2002-07-17 2004-09-17 Soitec Silicon On Insulator Procede de transfert de couche
US6872319B2 (en) * 2002-09-30 2005-03-29 Rockwell Scientific Licensing, Llc Process for high yield fabrication of MEMS devices
FR2845518B1 (fr) 2002-10-07 2005-10-14 Commissariat Energie Atomique Realisation d'un substrat semiconducteur demontable et obtention d'un element semiconducteur
US7176108B2 (en) 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
FR2850487B1 (fr) 2002-12-24 2005-12-09 Commissariat Energie Atomique Procede de realisation de substrats mixtes et structure ainsi obtenue
FR2850390B1 (fr) 2003-01-24 2006-07-14 Soitec Silicon On Insulator Procede d'elimination d'une zone peripherique de colle lors de la fabrication d'un substrat composite
FR2857953B1 (fr) 2003-07-21 2006-01-13 Commissariat Energie Atomique Structure empilee, et procede pour la fabriquer
US8475693B2 (en) 2003-09-30 2013-07-02 Soitec Methods of making substrate structures having a weakened intermediate layer
FR2860178B1 (fr) 2003-09-30 2005-11-04 Commissariat Energie Atomique Procede de separation de plaques collees entre elles pour constituer une structure empilee.
FR2860842B1 (fr) 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
FR2871291B1 (fr) 2004-06-02 2006-12-08 Tracit Technologies Procede de transfert de plaques
FR2875947B1 (fr) 2004-09-30 2007-09-07 Tracit Technologies Nouvelle structure pour microelectronique et microsysteme et procede de realisation
FR2878535B1 (fr) 2004-11-29 2007-01-05 Commissariat Energie Atomique Procede de realisation d'un substrat demontable
FR2879183B1 (fr) 2004-12-15 2007-04-27 Atmel Grenoble Soc Par Actions Procede de fabrication collective de microstructures a elements superposes
FR2880189B1 (fr) 2004-12-24 2007-03-30 Tracit Technologies Sa Procede de report d'un circuit sur un plan de masse
US7303935B2 (en) * 2005-09-08 2007-12-04 Teledyne Licensing, Llc High temperature microelectromechanical (MEM) devices and fabrication method
FR2895420B1 (fr) 2005-12-27 2008-02-22 Tracit Technologies Sa Procede de fabrication d'une structure demontable en forme de plaque, en particulier en silicium, et application de ce procede.
FR2897982B1 (fr) 2006-02-27 2008-07-11 Tracit Technologies Sa Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat
FR2911597B1 (fr) 2007-01-22 2009-05-01 Soitec Silicon On Insulator Procede de formation et de controle d'interfaces rugueuses.
FR2926671B1 (fr) 2008-01-17 2010-04-02 Soitec Silicon On Insulator Procede de traitement de defauts lors de collage de plaques
WO2009106330A1 (en) 2008-02-26 2009-09-03 S.O.I. Tec Silicon On Insulator Technologies Method for fabricating a semiconductor substrate
US8766512B2 (en) 2009-03-31 2014-07-01 Sand 9, Inc. Integration of piezoelectric materials with substrates
US8410868B2 (en) 2009-06-04 2013-04-02 Sand 9, Inc. Methods and apparatus for temperature control of devices and mechanical resonating structures
FR2931014B1 (fr) 2008-05-06 2010-09-03 Soitec Silicon On Insulator Procede d'assemblage de plaques par adhesion moleculaire
US8689426B2 (en) 2008-12-17 2014-04-08 Sand 9, Inc. Method of manufacturing a resonating structure
ATE535937T1 (de) 2009-05-18 2011-12-15 Soitec Silicon On Insulator Herstellungsverfahren für ein hybrid- halbleitersubstrat
US20110284995A1 (en) 2010-05-21 2011-11-24 Sand9, Inc. Micromechanical membranes and related structures and methods
US8481406B2 (en) 2010-07-15 2013-07-09 Soitec Methods of forming bonded semiconductor structures
US8461017B2 (en) 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002096166A1 (en) * 2001-05-18 2002-11-28 Corporation For National Research Initiatives Radio frequency microelectromechanical systems (mems) devices on low-temperature co-fired ceramic (ltcc) substrates
US20070281381A1 (en) * 2006-05-31 2007-12-06 Georgia Tech Research Corporation Method for sealing and backside releasing of microelectromechanical systems
US20100053922A1 (en) * 2007-01-25 2010-03-04 Silex Microsystems Ab Micropackaging method and devices
EP2060533A2 (en) * 2007-11-16 2009-05-20 Hitachi Ltd. Semiconductor device and method of manufacturing the same
US20100019393A1 (en) * 2008-07-23 2010-01-28 Industrial Technology Research Institute Packaging structure for integration of microelectronics and mems devices by 3d stacking and method for manufacturing the same
CN101837944A (zh) * 2008-11-19 2010-09-22 明锐有限公司 用于制备陀螺仪和加速度计的方法
US20110147859A1 (en) * 2009-12-17 2011-06-23 Denso Corporation Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
CN104507853B (zh) 2016-11-23
WO2014020387A1 (en) 2014-02-06
US20150191344A1 (en) 2015-07-09
US9481566B2 (en) 2016-11-01

Similar Documents

Publication Publication Date Title
CN104507854A (zh) 形成基板同侧包括mems设备及集成电路的半导体结构的方法以及相关结构和设备
CN104507853A (zh) 形成基板两侧包括mems设备及集成电路的半导体结构的方法以及相关结构和设备
US10967400B2 (en) Microfabricated ultrasonic transducer having individual cells with electrically isolated electrode sections
US8436690B2 (en) Hybrid system having a non-MEMS device and a MEMS device
US20200331750A1 (en) Methods of fabricating semiconductor structures including cavities filled with a sacrificial material
JP5048230B2 (ja) 半導体装置およびその製造方法
CN112039456B (zh) 体声波谐振器的封装方法及封装结构
US7947564B2 (en) Method of fabricating a mixed microtechnology structure and a structure obtained thereby
JP2005109221A (ja) ウェーハレベルパッケージ及びその製造方法
US8298915B2 (en) Method of transferring a circuit onto a ground plane
TW201411810A (zh) 薄膜型塊體聲波共振器之ｃｍｏｓ製作
CN104249991A (zh) Mems器件及其制作方法
CN110235238A (zh) 用于射频应用的结构
JP2004221285A (ja) デバイス
US8299506B2 (en) Integration of MEMS and CMOS devices on a chip
WO2013089648A1 (en) Capacitive micromachined ultrasonic transducer arrangement and method of fabricating the same
KR101471190B1 (ko) 멤즈 구조체의 제조 방법
WO2014020389A1 (en) Methods of forming semiconductor structures including a conductive interconnection, and related structures
TW202347615A (zh) 包含通孔的底材及相關製作方法
CN114826182A (zh) 用于制造压电谐振器的方法和压电谐振器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant