TW202347615A - 包含通孔的底材及相關製作方法 - Google Patents

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Abstract

本發明涉及一種底材，其包括基於半導體材料之一第一層(30)，以及在該第一層上方之一第二層(31)。該底材(3)包括從該第二層(31)延伸到該第一層(30)之一部分的複數個埋置空心通孔(32)。本發明也涉及用於製作該底材之方法，以及用於使用該底材製作微電子元件之方法。由於該底材包括供未來使用之空心通孔，因此便於該些通孔的製作。

Description

包含通孔的底材及相關製作方法
本發明係關於製作電子元件用底材之領域，尤其是微電子元件。這些底材 最終可允許組件的電氣元件的電氣與機械連接。本發明的有利應用在於(但不限於)製作微電子元件，例如運算應用之微電子元件。
如圖1示例所繪示，產業界對於在包含通孔32之底材3上製作組件4’以形成直通接點的組裝件有興趣，這樣可使組件在底材3的前面3a及後面3b互連，以得到微電子元件4。因此，該些組件4’可連接到印刷電路板，例如透過殼體5。這些底材3尤其可爲半導體底材，例如絕緣體上半導體(semiconductor-on-insulator)類型，尤其是絕緣體上矽(silicon-on-insulator，SOI)類型。
蝕刻與金屬化這些通孔32(普遍稱為TSV，即矽基底材用矽穿孔Through-Silicon Via之縮寫)是相當具體的製程步驟，且通常經由封測廠(普遍稱為OSAT，即外包半導體組裝與測試Outsourced semiconductor Assembly and Test)而非代工廠執行。
依照其在微電子元件生產鏈中之製作時間，可區別出兩種類型的通孔。一般來說，TSV中穿孔(TSV-middle vias)在製程中間製作，即在前段製程(FEOL)中製作組件的圖案之後，但在後段製程(BEOL)中沉積金屬層之前。這通常需要將底材及組件從代工廠轉移到製作通孔之組裝廠，然後回到代工廠進行BEOL步驟，最後回到組裝廠完成製程。這些製作步驟在平面性(planarity)及污染方面受到很大限制，這與在代工廠及組裝廠之間的往返不相容。
TSV後穿孔(TSV-last vias)可在製程結束時製作，即在FEOL及BEOL步驟之後。這通常需要在BEOL步驟之後從代工廠單次移轉到組裝廠。然而，能夠以這種方式生產之通孔的幾何形狀很有限。特別是，可達成之通孔密度有限。這對於諸如運算等應用尤其侷限。
因此產生了得到這些結構，但不仰賴生產鏈中其他製作步驟的需求。
因此，本發明之目的爲促進在微電子元件中製作通孔。
本發明的進一步目的、特徵及優點，將從以下說明內容及所附圖式變得顯而易見。應可理解的是，本發明亦包含其他優點。
為了達成此目的，依照一實施例，本發明提供一種底材，其包括：一第一層，其以一半導體材料為主，且最好由其製成，一第二層，其在該第一層上方。
有利地，該底材包括從該第二層延伸到該第一層之一部分的複數個埋置空心通孔，每個通孔被一側壁、一底壁以及與該底壁相對之一頂壁包圍。
因此，該底材包括用於後續填充一導電或半導體部件之非穿透空心通孔。這允許空心通孔可獨立於製作微電子元件之其他步驟。包含該些埋置空心通孔之底材可用於提供層的沉積，例如FEOL及BEOL，然後該些空心通孔可被打開，以提供所需導電或半導體部件，例如電氣互連。再者，由於該些通孔將事前製作，該些通孔的幾何形狀不受限制。
這具有許多優勢。與使用例如由銅或鎢製成之金屬化通孔之現有解決方案相比，這些空心通孔與在高溫下進行之該些FEOL步驟相容。
因此，應可理解，通孔的製作非常方便，特別是相對於微電子元件的其他製作步驟而言。更特定而言，製作被導電或半導體部件填充之通孔非常方便。
在一示例中，至少底壁及側壁由介電材料製成。由於該些介電材料壁將事前形成，一旦被傳導或半導體材料填充就可允許該些通孔有良好絕緣，同時與FEOL步驟或者固持件的暫時安裝相容。這在通孔深寬比大於或等於10時特別具優勢，因為在製作微電子元件之前製作這些壁是較簡單的。
本發明之第二面向係關於一種用於依照第一面向製作該底材之方法，其包括以下步驟： 提供一載體子底材，其包括基於一半導體材料(最好由其製成)之至少一第一層，該載體子底材具有一曝露表面， 蝕刻複數個通孔，使該些通孔從該曝露表面延伸至該第一層之一部分，每個通孔被一側壁及一底壁包圍， 提供一供體子底材，其包括具有一曝露表面之一表面層， 經由其曝露表面接合該載體子底材及該供體子底材以覆蓋該些通孔，每個通孔被該側壁、該底壁，以及與該底壁相對之一頂壁包圍。
因此，該方法允許製作埋置在該底材上之空心通孔。此方法具有第一面向所說明之效果及優勢。
第三面向係關於一種用於製作微電子元件之方法，其包括以下步驟： 提供依照該第一面向之一底材或依照該第二面向之方法所製作之一底材，其具有一前曝露表面及一後曝露表面， 在該底材的前曝露表面上，透過沉積而形成該元件的至少一層部分，及/或透過蝕刻該底材的前曝露表面，以形成該層部分， 至少在一通孔處，蝕刻穿過該底材的後曝露表面，其中該至少一通孔的頂壁及底壁其中一者被蝕刻以便向該通孔敞開，然後繼續蝕刻以到達該元件的至少一層部分，以形成一孔穴， 沉積一導電或半導體部件，以填充該孔穴。
因此，所提供之底材允許形成微電子元件，然後形成埋置空心通孔的開孔以生產所需導電或半導體部件。與採用現有解決方案相比，本發明更容易達成。
在詳述本發明的實施例之前，以下闡釋可能結合或替代使用之選擇性特點。
依照一示例，該第二層係以選自介電材料(例如氧化物)、半導體材料或壓電材料之材料為主(最好由其製成)之層。
在一示例中，該第二層是由介電材料(例如氧化物)製成之埋置層，其上方設有以半導體材料或壓電材料為主之第三層。該底材可為「絕緣體上半導體(semiconductor-on-insulator)」類型，例如「絕緣體上矽(silicon-on-insulator)」類型。
依照一示例，每個通孔的所有橫向尺寸基本上小於或等於30 µm。
依照一示例，每個通孔至少有一橫向尺寸(例如直徑)基本上在1 µm及30 µm之間。依照一示例，每個通孔的所有橫向尺寸都在1 µm及30 µm之間。
依照一示例，該些通孔的至少一部分，且最好是每個通孔，所具有之深寬比大於或等於10，最長尺寸被定向成沿著該第一層及第二層的厚度。此深寬比特別適合在該底材上達成高通孔密度，且尤其可與下述的間距值(pitch values)範圍產生協同作用。
依照一示例，該複數個通孔包括至少三個通孔，最好是至少五個通孔。
依照一示例，該複數個通孔形成周期性陣列。因此，該底材可包括為了製作所需互連而選定之空心通孔陣列。因此，包含這些通孔之通用底材可促進通孔及傳導或半導體部件的製作，特別是透過能夠容納不同的微電子元件。
依照一示例，該些通孔在該第一層及第二層範圍之主平面的至少一個方向上，以一恆定間距兩兩分開。
依照一示例，該間距基本上在50 µm及300 µm之間，優選在100 µm及200 µm之間。此間距允許該底材有較好的空心通孔密度。因此更高密度的互連是可能的。再者，該底材對不同微電子元件的適應能力有所提升。
依照一示例，該些通孔彼此平行。
依照一示例，該些通孔具有被定向成沿著該第一層及第二層的厚度之縱向尺寸。
依照一示例，該些通孔在平行於該第一層及第二層範圍之主平面之法線的方向上延伸。
依照一示例，該些通孔為圓柱形。這確保該些通孔的底壁相較於非圓柱形形狀更均勻(例如方形形狀，由於對通孔進行蝕刻，四角會比中心淺)。圓柱形形狀使這種效果降至最低。此外，對於沒有角落奇點(corner singularities)之圓柱形通孔，機械應力也較低。這對於電路製作過程中之熱處理具優勢。
依照一示例，該第二層在該第一層上方且與其直接接觸。
依照一示例，且如所附圖式所彰顯，該些通孔的至少一部分(最好是每個通孔)在諸如基本上平行於該第一層及第二層範圍之主平面之平面中具有剖面，其中最大尺寸與最小尺寸的比小於或等於3，最好是小於或等於2。因此，該些通孔與溝渠(trenches)等其他結構相當不同。
依照一示例，至少一組的至少一個通孔(最好是每個通孔)在其縱向尺寸的至少一部分，整體地被一細槽(groove)圍繞，該細槽從該第二層延伸到該第一層之一部分。該細槽可改良該些通孔之間的電氣絕緣。因此，該細槽將預先製作，且獨立於微電子元件的其他製作步驟。因此，該細槽與在高溫下所進行之FEOL步驟相容。再者，由於該細槽爲事前製作，因此其幾何形狀不會受到微電子元件的其他製作步驟限制。
依照一示例，每個細槽未被固體材料填充。每個細槽最好在小於或等於環境壓力之壓力下，被空氣、氮氣或氬氣等電絕緣氣體所填充。
依照一示例，每個細槽被底壁、側壁以及與該底壁相對之頂壁包圍。對於至少一個細槽(最好是每個細槽)而言，側壁及底壁的至少一部分可由與第一層相同的材料製成。這是因為該些通孔的絕緣由於該細槽中內含之絕緣氣體而為足夠。作爲替代，對於至少一個細槽(最好是每個細槽)而言，側壁及底壁的至少一部分可由介電材料製成，例如與該通孔的壁相同的介電材料。如此，通孔的電氣絕緣將進一步改進。
依照一示例，該細槽與該通孔同中心(concentric)。這樣可減少通孔及底材之間的寄生電容，且提高崩潰電壓。
依照一示例，該細槽從該第二層往該第一層延伸的縱向尺寸小於或等於該通孔的縱向尺寸，優選正負5 µm。因此，該細槽至少在部分(最好是全部)的縱向尺寸上圍繞該通孔。
依照一示例，該底材更包括一標記(marker)，其被組構成允許該底材之對準。這使得可透過促進該底材之對準而進一步利於製作微電子元件，尤其是用於進行建構該FEOL及該BEOL所必要之光微影步驟，且因此對該些通孔進行開孔。
依照一示例，該半導體材料選自由矽、鍺、矽鍺、III-V族材料(例如GaN、InN、InGaAs、GaP、InP、InAs、AsGa等)、II-VI族材料，以及寬帶隙(例如高於3 eV)材料構成之群組。
依照一示例，該半導體材料包括且最好是矽。
依照一示例，該壓電材料選自鉭酸鋰(LiTaO 3)、鈮酸鋰(LiNbO 3)、鈮酸鉀鈉(K xNa 1-xNbO 3或KNN)、鈦酸鋇(BaTiO 3)、石英、鋯鈦酸鉛(PZT)、鈮酸鉛鎂及鈦酸鉛(PMN-PT)的化合物、氧化鋅(ZnO)、氮化鋁(AlN)或氮化鋁鈧(AlScN)。
依照一示例，該介電材料是半導體氧化物，且最好是化學式SiO 2之二氧化矽。
依照一示例，該方法包括，在蝕刻該複數個通孔之後，且最好是在接合該載體子底材及該供體子底材之前，對於每個通孔，至少在該底壁及該側壁處形成一介電材料。因此，在使用該底材製作微電子元件之前，形成在該底材中之空心通孔至少在其底壁及側壁上具有介電層。
依照一示例，在複數個通孔的至少底壁及側壁處形成介電材料包括：一熱氧化，以便在至少底壁及側壁處氧化該第一層的半導體材料，及/或在至少底壁及側壁上面沉積該介電材料。
這些技術，特別是熱氧化，可爲介電材料製成之壁提供良好一致性(conformity)。由於熱氧化為保形(conformal)，因此可在底壁及側壁上提供高密度且厚度均勻之氧化物。因此，熱氧化在與該些通孔的高尺寸規格協同作用方面特別具優勢。與沉積相比，熱氧化也可使該些通孔的被蝕刻壁平滑化，且限制該第一層半導體材料及該介電質之間存在缺陷。
依照一示例，當至少底壁及側壁由介電材料製成時，該複數個通孔的底壁具有的縱向尺寸基本上在50 nm及600 nm之間，最好是基本上等於400 nm。
依照一示例，當至少底壁及側壁由介電材料製成時，該複數個通孔的側壁具有的橫向尺寸基本上在50 nm及600 nm之間，最好是基本上等於400 nm。
依照一依照一示例，該供體子底材(donor sub-substrate)的表面層係以選自介電材料(例如氧化物)、半導體材料或壓電材料之材料為主(最好由其製成)之層。
依照一示例，該載體子底材(carrier sub-substrate)更包括設置在該第一層上方之一表面層，該表面層係以一介電材料(例如氧化物)為主且最好由其製成，該表面層具有該曝露表面，及/或該供體子底材之表面層係以一介電材料(例如氧化物)為主且最好由其製成之一層，該表面層被設置在基於一半導體材料或壓電材料之一層上。
因此，應可理解，依照本發明之底材的埋置氧化物層，可源自該供體子底材及/或該載體子底材。
依照一示例，該供體底材的表面層以半導體材料或介電材料其中一者為主，最好是由其製成。應可理解的是，取決於該表面層是否以半導體材料或介電材料為主，該些通孔的頂壁以及該些細槽(若適用的話)將以半導體材料或介電材料為主或由其製成。
依照一示例，該複數個通孔之蝕刻被組構爲形成周期性陣列。從而達成前述有關該通孔陣列之效果及優勢。
依照一示例，用於製作該底材之方法更包括，在接合該載體子底材及該供體子底材之前，蝕刻出一細槽，以使至少一個通孔在其縱向尺寸的至少一部分，整體地被該細槽圍繞，該細槽從該表面層延伸到該第一層內。從而實現前述有關細槽之效果及優點。
依照一示例，該方法包括在該供體底材表面層的一深度處形成一脆化區，然後在該脆化區處分離該供體底材。
依照一示例，用於製作該微電子元件之方法，在蝕刻穿過該底材的後曝露表面之前，包括從該複數個通孔中選定至少一個待蝕刻通孔，其包括：對該底材的後曝露表面施加一光罩，該光罩包含位置與該至少一個待蝕刻通孔相對應之開孔，且蝕刻該第一層，以便抵達該至少一個待蝕刻通孔之壁。
因此，可從存在於該底材的該些通孔中選定待蝕刻通孔。因此，該方法可依照所需微電子元件的組構進行調整。此選定與該些通孔形成通孔陣列之特徵的協同作用，特別具有優勢。
依照一示例，選定至少一個待蝕刻通孔包括施加該光罩，然後穿過該光罩的開口蝕刻該第一層。以這種方式，待蝕刻通孔的壁的潛在脆化得以避免。此蝕刻會蝕去與該至少一個待蝕刻通孔一致之第一層，直至打通到該至少一個待蝕刻通孔。
依照一示例，選定該至少一個待蝕刻通孔包括蝕刻該第一層，以便抵達該至少一個待蝕刻通孔之壁，然後施加該光罩。這樣，由介電材料製成之側壁可沿著待形成孔穴的整個縱向尺寸而存在。無需爲了完成該通孔的介電材料壁而隔離該孔穴的部分。特別是，該第一層沿著其整個主平面被蝕刻。
依照一示例，該導電或半導體部件之沉積被組構成以一導電或半導體層進一步地覆蓋該底材的後曝露表面的至少一部分。
依照一示例，該方法包括在該後面的導電或半導體層中形成圖案。
依照一示例，該方法包括鈍化該底材的曝露後表面。
依照一示例，製作微電子元件的方法包括：在形成該元件的至少一層部分以及蝕刻穿透該底材的後曝露表面之間，在該底材的前曝露表面上安裝一固持件，以及在該導電或半導體部件已沉積而填充該電氣孔穴之後，卸除該固持件。
因此，該固持件可便於該底材的搬運。
「微電子元件」一詞意指以微電子裝置製作之任何類型的元件。除了純電子元件之外，這些元件還包括微機械或機電元件，以及光學或光電元件。此類元件可以是用於電子、光學、機械或其他功能之元件。也可以是僅用於生產另一微電子元件之中間產品。也可能是被動的電氣互連結構。
在此釐清，在本發明的上下文中，用語「在…上」或「在…上方」不必然指「與…接觸」。因此，舉例來說，沉積一層在另一層上，不必然指該兩層彼此直接接觸，而是指其中一層透過直接接觸、透過薄膜、透過另一不同層或另一元件，而至少局部覆蓋另一層。
一層也可由相同材料或不同材料的幾個子層組成。
「基於」材料A之元件，意指元件只包括材料A，或者包括材料A及其他材料。
在以下詳細說明中，會使用「縱向」及「橫向」等用語。這些用語應解釋爲涉及該些元件的底材或厚度。因此，元件或層的縱向尺寸、高度、深度或厚度，意指沿著承載或內含該元件或層之底材的厚度尺寸。寬度或截面或橫向尺寸，則是垂直於該底材厚度之尺寸。
本發明的底材或元件的某些部分可具有電氣功能。一些部分用於電傳導性質，導電或等效意義的元件由在該應用中具有足夠傳導性以進行所需功能之至少一種材料形成。另一方面，其他部分用於電氣絕緣性質，具有足夠電阻率以達成此絕緣之所有材料都被關注，並稱為介電質或電絕緣體。
「介電」一詞尤指在給定應用中導電性足夠低以作爲絕緣體之材料。在本發明中，介電材料最好具有低於4之介電常數(dielectric constant)。
「直接鍵合」一詞定義為未添加黏著劑材料(特別是膠水或聚合物等)之鍵合，直接鍵合由將相對較平滑(均方根(RMS)粗糙度通常小於5 Å，10 -10m)的表面彼此接觸而構成，例如在室溫下且在環境氛圍中進行，以在表面之間產生黏附性。
依照一實施例，兩個底材的直接鍵合意指鍵合係透過彼此接觸之兩個表面之間所建立的化學鍵而得到。這些化學鍵可為，舉例而言，凡得瓦鍵及/或強共價化學鍵，尤其是當鍵合經由電漿活化輔助，或後接強化熱處理(通常200至1200°C持續1小時)時。
直接鍵合可無需對被接合之結構施加顯著壓力而達成。簡單施加輕微壓力即可啟動鍵合。此外，可進行熱退火以加強鍵合。
當一參數爲「基本上等於/高於/低於」給定值時，意指該參數等於/高於/低於該給定值，以在該值的正負10%或甚至正負5%之內。
以下參照圖2A至圖3C，在幾個示範實施例中說明底材3。
如圖2A所例示，底材3包括一第一層30，其以一半導體材料為主或由其製成。依照一示例，該半導體材料包括且最好是矽。第一層30呈現厚度L 30，例如基本上在100 µm及800 µm之間。
底材3更包括一第二層31。如圖2A例示，第二層31可以介電材料為主或由其製成。依照一示例，該半導體材料包括且最好是一半導體氧化物，例如化學式SiO 2之二氧化矽。第二層31在第一層30上方，最好是與其直接接觸。如圖2C例示，第二層31可以半導體材料(最好是單晶體或壓電材料)為主，或由其製成。第二層31可具有厚度L 31，例如大於或等於10 nm，最好是100 nm。厚度L 31可小於或等於1000 nm。底材3的第二層31最好沒有金屬部分。第二層31最好在底材3範圍內之主平面中連續。
依照圖2A之示例，第二層31上方設有以半導體材料(最好是單晶體或壓電材料)為主或由其製成之第三層33。依照一示例，該半導體材料包括且最好是矽。第三層33具有厚度L 33，例如基本上在10 nm及1000 nm之間。因此，底材3包括該絕緣體上半導體類型的結構，特別是絕緣體上矽(SOI)類型的結構。應注意的是，第二層31的頂部也可以不設置第三半導體層。底材3的第三層33最好沒有金屬部分。第三層33最好在底材3範圍之主平面內為連續。
依照一示例，形成層30、31、33之材料最好在該層之平面範圍內為連續。至少一層(最好是每層30、31、33)在底材3範圍之主平面的至少80%、最好是至少90%、甚至最好是全部，為連續。
第一層30及/或第二層31最好為單塊式(monolithic)。第一層30至少覆蓋該些通孔32而延伸的部分最好為單塊式。
在下文中，除非另外明確陳述，否則以非限制性方式視為底材3是SOI底材、第一層30為單晶矽製成、第二層為SiO 2製成，而第三層為單晶矽製成。
底材3包括從第二層31延伸到第一層30內之空心通孔32。如熟習此領域技術者已知，通孔是底材中之互連孔(interconnecting hole)。因此，該些通孔與其他結構(如溝渠)相當不同。該些通孔32可能彼此平行。該些通孔32最好是沿著被定向在第一層30及第二層31的厚度方向上之縱向尺寸L 32延伸。該些通孔32被埋置在底材3中，即未貫通至底材3的曝露表面3a、3b任一者。因此，該些通孔32界定出封閉空間，且更特定而言每個通孔32如圖式清楚可見界定出封閉空間。該些通孔32彼此未連通，從圖式清楚可見。由於該些通孔32為空心，因此未被固體材料填充。該些通孔最好在小於或等於環境壓力之壓力下，被空氣、氮氣或氬氣等氣體填充。
因此，底材3包括用於後續填充之空心通孔32。這允許空心通孔獨立於製作微電子元件4之其他步驟而提供，如下文有關微電子元件製作方法的說明。
縱向尺寸L 32可被選定成延伸涵蓋該第二層的厚度L 31的至少一部分，以及只有第一層30的厚度L 30的一部分，如圖2A所例示。作爲替代方案，該些通孔32可與第一層30的表面齊平，如圖2C所例示。
該些通孔32被側壁320、底壁321以及與底壁321相對之頂壁322包圍。底壁321朝向底材3的後表面3b而設置，而頂壁322朝向底材3的前表面3a而設置。
在這些壁中，至少底壁321及側壁320可由介電材料(例如SiO 2)製成。因此，通孔32在被填充導電或半導體材料時，將與第一層30及其他通孔32電氣絕緣。如圖2A所例示，該些通孔32的所有壁都可由介電材料製成。依照一變化例，頂壁322可由與第三層33相同的材料製成，如圖9A所例示，下文將參照用於製作底材3之方法更詳細說明。
作爲替代方案，如圖2C所例示，該些通孔32的壁可由半導體材料製成，更特定而言，可由與第一層30的材料相同的材料製成。該些通孔32的電氣絕緣可之後在以底材3製作微電子元件的過程中完成，此將於下文說明。
該些通孔可具有橫向尺寸D 32，例如直徑，基本上小於或等於30 µm，優選基本上在1 µm及30 µm之間，更優選基本上在5 µm及15 µm之間，且甚至更優選在8 µm及12 µm之間。因此，側向尺寸D 32小於TSV後穿孔的常規尺寸，這樣可在第一層30及第二層31範圍內之主平面內，底材3的同一表面有較多的通孔32，即通孔32的密度較大。該些通孔的縱向尺寸L 32可爲層30的厚度L 30的數量級，通孔32非貫穿通孔。L 32可基本上小於或等於200 µm，最好是基本上在50及150 µm之間，例如基本上等於100 µm。這些長度範圍利於在微電子元件4的製作過程中形成底材3的導電或半導體貫通部件，例如穿過通孔32之貫通互連(through-interconnection)。
通孔32可具有基本上5或更大的尺寸規格，且最好是10或更大。「尺寸規格」一詞意指最長尺寸與最短尺寸之比。在本說明書中，尺寸規格F為F = L 32/D 32。此尺寸規格便於在元件製作過程中形成導電或半導電貫通部件，例如穿過通孔32之貫通互連，以及提高底材上通孔32的密度，從而與將通孔分開之間距協同作用。
依照圖2B所繪示例，該些通孔32形成周期性矩陣，即該些通孔32以規則的間隔設置在第一層30及第二層31範圍之主平面內。因此，底材3可爲包含通孔陣列之通用底材，其中待蝕刻且待填充的通孔32'將依照待形成之導電或半導體部件而選定，如下文所詳述。
為此目的，該些通孔32可在內含在第一層30及第二層31之主平面範圍內的第一方向上，以第一間距A兩兩分開。該些通孔32可在內含在第一層30及第二層31之主平面範圍內的第二方向上，以第二間距B兩兩分開，其與該第一間距不同。第一方向及第二方向最好互為垂直。這些間距A及B其中一者可基本上在50 µm及300 µm之間，優選在100 µm及200 µm之間。依所需陣列的幾何形狀而定，這些間距可彼此不同或彼此等同。此間距將在直接相鄰之兩個通孔32之間中心到中心測量。間距A及/或B最好為恆定，即每個圖案重複時的間距基本上相同。
依照一較佳示例，底材3包括通孔32的單一圖案，最好是包括單一通孔32。對於每個圖案而言，每個通孔32以基本上完全相同的間距A及B而與相鄰通孔32隔開。該間距A及B最好是彼此等同。
該些通孔32可在第一層30及第二層31範圍內之主平面的一個方向(最好是兩個不同方向)上重複，涵蓋此/這些方向上至少80%的底材3。該些通孔32最好是在第一層30範圍內之主平面重複，涵蓋第一層30範圍之主平面的至少80%，最好是至少90%，甚至最好是至少95%。該些通孔32最好進一步在底材3範圍內之主平面重複，涵蓋底材3範圍內之主平面的至少80%，最好是至少90%，甚至最好是至少95%。因此，通用底材3在其表面的很大部分包含一個或多個通用的通孔32陣列，以便製作微電子元件，如下文所詳述。尤其，這些通孔32可依照所需架構而選定，而通用底材3可適於製作不同微電子元件。
依照一示例，該些通孔32的至少一部分(最好是每個通孔)延伸的高度大於或等於底材3厚度的50% ，最好是大於或等於底材3的厚度的70%。
依照圖3A及圖3B之示例，底材3可包括至少一個且最好是幾個細槽35，其被組構成改善通孔32的電氣隔離。因此，底材3特別適於高頻應用，及/或在需要高電阻率底材的應用中替代高電阻率底材。為此，在第一層30及第二層31範圍內之主平面，至少一個通孔32 (最好是每個通孔32)的橫截面整體被細槽35包圍。細槽35可圍繞通孔32，涵蓋其縱向尺寸L 32的至少一部分。該些細槽35最好是被設置成使通孔32彼此隔離，而一細槽35最好是圍繞單一通孔32。該些細槽35最好是彼此不接觸。更特定而言，細槽35可從第二層31延伸到第一層30之一部分。
每個細槽35最好是被埋置，即未貫通至底材3的曝露表面3a、3b任一者。因此，每個細槽35界定出封閉空間。每個細槽35最好為空心，未被固體材料填充。每個細槽35最好在小於或等於環境壓力之壓力下，被空氣、氮氣或氬氣等氣體填充。
每個細槽35被側壁350、底壁351以及與底壁351相對之頂壁352包圍。底壁351朝向該底材的後表面3b而設置，而頂壁352朝向底材3的前表面3a而設置。在這些壁中，至少底壁351及側壁350可由介電材料(例如SiO 2)製成。如圖3A所例示，所有壁都可由介電材料製成。在圖式未繪出之替代例中，頂壁352可由與第二層31相同的材料製成。細槽35亦可被提供成與第一層30的表面齊平，例如圖2C所示的該些通孔32。依照又一替代例，例如圖3B所例示，取決於所考慮之層，所有壁可由與其伸入或鄰接者相同的材料製作，例如介電、半導體或壓電材料。
如圖3A所例示，每個細槽35可具有縱向尺寸(或相當於深度) L 35，其基本上等於或小於通孔的縱向尺寸L 32，例如等於正負5 µm。
如圖3A及圖3B所例示，每個細槽35可在通孔32的任一側上具有一橫向尺寸D 35(例如直徑)，其基本上小於或等於50 µm，最好是基本上在20 µm及30 µm之間。每個細槽35可具有寬度，其基本上小於或等於5 µm，例如基本上在2及4 µm之間。因此，與通孔32的尺寸類似，在獲得高密度的通孔 32 的同時，還能改進電氣隔離。在協同作用下，在該些通孔32彼此靠近時使用這些細槽35特別有利，就像底材3上的高密度通孔32可改善其電氣隔離一樣。舉例來說，「高密度」意指該間距A及/或B小於或等於100 µm。也可以規定不同細槽35之間的尺寸相同或不同。
取決於細槽35在第一層30及第二層31範圍內之主平面內的尺寸，前述間距可調配成使該些細槽35彼此隔開。每個細槽35可為圓柱形，最好是與其所圍繞之通孔32同中心。
如圖2A至圖3C所例示，底材3可包括至少一標記34，以使底材3能與其他元件對準。這樣一來，在微電子元件製作方法的過程中，通孔32的放置會更加可靠。標記34可由第一層30及/或第二層31之介電材料層的一個或多個部分形成。應注意的是，熟習此領域技術者可設想到該標記的其他變化例，例如設置在底材3的前表面3a上。
現在將參照圖4A至圖9B，說明製作底材3的方法。
該方法包括提供一子底材1。子底材1包括至少一第一層10，其旨在形成底材3的第一層30，如圖4A及圖4B所例示。如圖4A所例示，子底材1可更包括一表面層11，其旨在形成底材3的第二層31的至少部分。表面層11最好是以介電材料為主或由其製成。再者，子底材1在第一層10或表面層11處具有曝露表面1a。
如圖5及圖6A、圖6C所例示，通孔32可經由蝕刻，且最好是經由深反應離子蝕刻(deep reactive ion etching，DRIE)形成。為形成該些通孔32，該蝕刻步驟可包括施加一光罩12，其包括開孔120，將從其蝕刻出通孔32，如圖5所例示。光罩12最好為樹脂光罩。該光罩可為硬式，例如施加樹脂光罩12，然後蝕刻介電材料的表面層11、去除光罩，並使用因此而形成之「硬式」氧化物光罩蝕刻第一層10。應注意的是，表面層11可在通孔32已被蝕刻之後去除，且通孔32可透過之後沉積介電層而爲電絕緣。
該蝕刻最好被組構成可達成上述之通孔32特性，包括其尺寸及間距。舉例來說，光罩12的尺寸及/或蝕刻時間及速度將為此而調整。
為形成該些通孔32，該方法可包括至少在底壁321及側壁320處形成一介電材料，如圖6B所例示。
此形成可經由熱氧化完成，例如在含氧氛圍中，於基本上1050°C的溫度下進行。
或者或此外，該介電材料(例如二氧化矽SiO 2)可沉積在該些通孔32的至少壁320、321上。此沉積可能是來自含氧及矽之氣體前驅物之化學氣相沉積(簡稱CVD)，例如四乙基矽氧烷(簡稱TEOS)，或者視需要而與氧結合之化學式SiH 4的矽烷。舉例來說，該沉積是次大氣壓(sub-atmospheric) CVD (簡稱SACVD)或電漿增強化學相沉積(簡稱PECVD)。
光罩12最好在介電材料製之該些壁形成之前被去除。若層11已作爲硬式光罩使用，則最好也將其去除。
形成該壁320、321最好被組構成使得介電材料的壁320、321的尺寸基本上在50 nm及600 nm之間，且最好是基本上400 nm。對於側壁320而言，此尺寸爲橫向尺寸。對於底壁321而言，此尺寸是縱向尺寸。舉例來說，熱氧化時間或沉積時間及/或沉積速率可為此而調整。
在蝕刻該些通孔32(及形成介電材料壁，若適用的話)的同時，該方法可包括形成標記34的一步驟。為此目的，該光罩可更包括開孔(未繪出)，其用於蝕刻出例如從第二層31到第一層30之開孔34’，如圖6A所示。該些開孔34’可在形成該些壁時被該介電材料填充。標記34的形成可與這些步驟分開，例如透過施加標記34專用的光罩、蝕刻與填充該些開孔34’。若標記34的形成與這些步驟分開，則事前執行具優勢，以作爲定位通孔32之標記。
圖7A至圖7C例示環繞該些通孔32形成細槽35之示例。為了簡化該些圖式，僅繪示單一細槽。形成該些細槽35可包括與蝕刻通孔32，以及形成介電材料製成之壁相同的步驟。該些細槽35可與通孔32同時形成，光罩12包括之開孔對應於待蝕刻的細槽35。作爲替代方案，該些細槽35可在通孔32被蝕刻之前或之後蝕刻，例如透過施加光罩且具體對該些細槽35蝕刻。依照一示例，在該些細槽35及通孔32已被蝕刻之後，介電材料可如先前說明形成在該些壁350、351、320、321處。作爲替代方案，該些細槽35可於介電材料已形成在該壁320及321處之後形成。也可以規定，進一步地形成介電材料在壁350、351處進行，依照先前所說明之方法。作爲替代方案，蝕刻該些細槽35後，可不接著在該壁350及351處形成介電材料，如圖7C中所示。在一變化例(未繪出)中，該些細槽35及該些通孔32可沒有由介電材料製成之壁。
在形成通孔32且在適當情況下形成細槽35之後，這些結構可被覆蓋，以在子底材1與供體子底材2接合時被埋置。因此，該方法可包括提供一供體子底材2，其具有一曝露表面2a。
如圖8A至圖9C所例示，載體子底材1及供體子底材2可透過使其各自表面1a、2a直接黏附接觸而接合。然後，供體底材2可被薄化，例如透過已知的Smart-Cut®法切開。
為此，在該些表面1a、2a接觸之前，該組裝件可包括在供體子底材2的表面2a的一非零深度處形成一脆化區22。此脆化區22係透過諸如植入離子(如氫離子及/或氦離子)而形成。應注意的是，用於形成脆化區之任何其他技術亦可設想到，特別是在SOI類型堆疊法中所使用之技術。
在接合載體子底材1及供體子底材2之後，該方法可包括在脆化區22分離供體子底材2的一表面層，如圖8B及圖9B所例示。此分離可以熟習此領域技術者已知之步驟，透過熱力或機械方式完成。
在分離之後，所得到的表面3a可能不平整且受損。基於原子團或基於單體，可對表面3a進行拋光、化學平滑或化學及/或機械及/或熱及/或離子束修復，以使表面3a具有適於後續製程之合適晶質及粗糙度。用於使半導體且特別是矽基表面平滑之任何化學機械研磨(CMP)或熱研磨方法皆可考慮。
依照一示例，供體子底材2包括一層20，其以一半導體材料為主或由其製成，例如矽，更特定而言單晶矽。供體子底材2可更包括一層21，其以一介電材料為主或由其製成，例如二氧化矽SiO 2。
依照圖8A及圖8B之示例，層21可形成供體子底材2的表面層。特別是，可將半導體氧化物(例如氧化矽)直接鍵合到半導體氧化物(例如氧化矽)。在其接合之後，層21及層11將形成底材3的第二層31。因此，其各自厚度可被選定以得到所需厚度L 31。依照此示例，應可理解，該些通孔32的頂壁322以及(若適用時)該些細槽35的頂壁352，可由介電材料形成。該些通孔32的頂壁322以及(若適用時)該些細槽35的頂壁352可具有，舉例而言，基本上1 nm及600 nm之間的厚度。
依照圖9A及圖9B之示例，層20可形成供體子底材2的表面層。可將半導體氧化物(例如氧化矽)直接鍵合到半導體(且特別是矽)。在其接合之後，層11將單獨形成底材3的第二層31。因此，其厚度可被選定以得到所需厚度L 31。依照此示例，應可理解，該些通孔32的頂壁322以及(若適用時)該些細槽35的頂壁352，可由半導體材料形成。
依照圖9C之示例，層20可形成供體子底材2的表面層。將半導體或壓電體直接鍵合到半導體(特別是矽)，可在層20以半導體或壓電材料為主時達成。將半導體氧化物直接鍵合到半導體(特別是矽)，可在層20以介電材料(特別是氧化物)為主時達成。在其接合之後，層20將形成底材3的第二層31。因此，其厚度可被選定以得到所需厚度L 31。
應注意的是，為了接合，最好在鍵合介面處具有厚度至少10 nm的介電材料(特別是氧化物)，以避免出現缺陷。
以下參照圖10至圖17，說明製作微電子元件4的方法。
在此方法中，通孔32可用於建立互連。或者或此外，通孔32可用於形成微電子元件的各部分，而不必然是金屬互連(例如MEMS元件中的金屬互連)。該些通孔可被半導體材料填充，例如Poly-Si。
該方法可包括提供底材3。該方法可包括沉積組件層4’ (如圖1所示)，例如電晶體、二極體、記憶體點(memory dot)。舉例來說，此沉積可包括FEOL的步驟。
如圖10所例示，本發明之方法可包括在底材3的前表面3a上沉積至少一層部分40，也稱為一元件部分40。在下文中，沉積數個部分40應認為是非限制性的。或者或此外，(該些)元件部分可被蝕刻到底材3的曝露前表面3a中。
這些層部分40可爲金屬，且尤其可形成金屬互連。通常這些金屬部分40可用於重新分配電信號。這些金屬部分亦可稱為金屬化層(metallization levels)。可能有多個金屬部分40，而這些部分之間具有互連。舉例來說，此沉積可包括BEOL的步驟。
在下文中，假定(但不受此限制)這些層部分40是金屬，且被蝕刻的通孔32用於建立互連。以下步驟完全適用於微電子元件4的非金屬部分40被沉積及/或蝕刻之情況，及/或半導體部件45被形成在通孔32中之情況。
為了促進處理底材3，該方法接着可包括在底材3的曝露前表面3a上安裝一固持件41，舉例來說，安裝可透過鍵合410方式完成，如圖11所例示。這進一步地保護在底材3前表面3a上所製作之該些沉積物。
在該些金屬部分40已被沉積之後，若適用時，在固持件41已被安裝之後，該方法包括蝕刻至少一個通孔32，以製作與該些金屬部分40其中一者之至少一互連。為此目的，以下說明幾個可能的示例。在下文中，蝕刻與填充多個通孔32被視為非限制性的。
依照第一示例，如圖12A、圖12E及圖12F所示，從底材3的後表面3b，第一層30可被蝕刻直到與該些通孔32的底壁321齊平或延伸超出底壁321。這樣，該些通孔32的底壁321被曝露出來。為此目的，第一層30可被薄化且相對於該壁320、321的介電材料而被選擇性蝕刻。依照圖12A的示例，該蝕刻可以是矽相對於二氧化矽SiO 2的選擇性蝕刻，其使用SF 6等前驅物之反應離子蝕刻。「材料A相對於材料B之選擇性蝕刻」一詞意指材料A的蝕刻速度是材料B的蝕刻速度的10倍，最好是100倍。作爲替代方案，底材3的局部機械薄化可經由選擇性電漿或化學蝕刻達成。
然後，介電材料的壁可相對於第一層30的材料而被選擇性蝕刻，以向通孔32敞開。
若只需蝕刻然後填充該些通孔32的一部分，特別是當底材3爲包括通孔陣列32之通用底材時，本發明之方法可包括選定待蝕刻通孔32'。如圖12B及圖12G所例示，光罩42可被沉積在底材3的後表面3b上。此光罩42可包括位置與該些待蝕刻通孔32'一致之開孔420。然後，可穿過該開孔而蝕刻該些壁321，以向該些通孔32敞開。
不論該些通孔32的全部或部分是否被蝕刻，蝕刻都可繼續，以形成至少一個孔穴43，例如從通孔32延伸到位於通孔32下方之部分40的電氣連接孔穴43，如圖12C及圖12G所例示。在下文中，形成多個部分43被視為非限制性的。舉例來說，壁321的介電材料蝕刻可爲反應離子蝕刻。壁321的半導體材料蝕刻可類似於層30所進行的蝕刻。
當該些待蝕刻通孔32'的壁並非由介電材料製成時，該方法可包括依照前文製作底材3所述之方法，至少在側壁320處形成一介電層。如圖12H所繪示。
一旦該些孔穴43已形成，該方法就可包括一導電或半導體部件45。此部件45可以金屬材料45 (例如電解銅或CVD鎢)為主或由其製成。作爲替代方案，此部件45可以半導體材料(例如poly-Si)為主或由其製成。沉積可被組構成以金屬材料填充孔穴43，以形成電氣互連或元件部分40，如圖12D所例示。該沉積更可被組構成以金屬或半導體層46進一步覆蓋底材3的後曝露表面3b的至少一部分。
在形成該些孔穴43及沉積部件45之間，該方法可包括下列至少一者： 去除光罩42， 鈍化底材3的曝露後表面3b，例如透過形成一介電材料層44，也已知為一鈍化層44。此形成可透過沉積一介電材料而完成，例如上文所說明， 蝕刻該些孔穴43，以去除可能形成在該孔穴底部之任何氧化物層，特別是在形成鈍化層44的過程中。此可能的氧化物層可能限制部分40上電氣接觸的恢復。
依照圖13A至圖13C所繪第二示例，光罩42首先可能被沉積在底材3的後表面3b上。此光罩42可包括位置與該些通孔32相對應之開孔420。若只需要蝕刻然後金屬化該些通孔32的一部分，特別是當底材3爲包含通孔陣列32之通用底材時，則該些待蝕刻通孔32'可透過將該些開孔420設置在該些待蝕刻通孔32'上方而選定。
第一層30可穿過該些開孔420而被蝕刻，直到與該些通孔的底壁321齊平，或甚至延伸超出。該蝕刻可繼續，以形成從通孔32延伸到位於通孔32下方之金屬部分40的至少一個孔穴43，如圖13B所例示。同樣地，形成多個部分43被視為非限制性的。此蝕刻步驟可爲反應離子蝕刻。
然後，可如前文所述執行後續步驟，如圖13C所例示。然後，被動層44也通過該些孔穴43的頂部，與側壁320連爲一體。
此示例性實施例也可在該些通孔32'沒有介電材料製成之壁時進行。如先前說明，該方法可包括在該些待蝕刻通孔32'被打開之後，至少在側壁320處形成一介電層。
當底材3包括細槽35時，先前說明的兩個示例都可適用。圖14A至圖14F繪示以上所說明之第一示例。依照其中一個示例，為了不填充傳導或半導體部件中的細槽，光罩42中的開孔420可被設置成不允許蝕刻該些細槽35。更特定而言，該光罩可覆蓋與該些細槽35相對應之底材的後表面3b，如圖14D所示。在形成該些孔穴43之後的步驟中，該些細槽35最好是維持封閉且因此未被部件45填充。
在該底材的後表面3b上沉積金屬層46之後，在前述任一實施例中，本發明之方法可包括在此金屬層46中形成圖案46'，以諸如界定出不同的互連。如圖15所例示。此圖案的形成可經由光罩法，後接諸如離子蝕刻、離子束蝕刻或濕式蝕刻而完成。
除了(或作爲替代方案)形成圖案46'，該方法可包括鈍化47該底材的後表面3b，如圖16之示例所示。此鈍化可透過沉積一有機化合物(如光敏性構造樹脂)，例如聚亞醯胺(polyimide)或苯環丁烯聚合物(benzocyclobutene polymer)類型，而完成。
如圖16所例示，該方法可更包括一球底金屬(Under Bump Metallization，UBM) 48，以便連結所得到的電氣互連及圖1所示的殼體5。
一旦在底材3的後表面3上進行之製作步驟完成，固持件41就可被卸除，如圖16演變至圖17所例示。
從前述說明內容可清楚得知，本發明提供一種底材、一種用於製作該底材之方法，以及一種用於製作微電子元件以促進在微電子元件中製作通孔之方法。
本發明不限於前文所述實施例，且延伸至本發明所涵蓋之所有實施例。本發明不限於前文所述示例。許多其他具體實施例都有可能，例如透過組合先前所述的特徵，而未悖離本發明的範疇。再者，關於本發明的一面向所述特徵，可能與本發明的另一面向組合。特別是，該底材可能具有其製作過程中產生的任何特徵，反正，該製作方法可包括被組構成達成該底材特性之任何步驟。用於製作微電子元件之方法可實施該底材的任何特徵。
在所述示例中，半導體材料是矽。應注意的是，本發明可適用於可能被摻雜的其他單晶或多晶半導體，特別是矽、鍺、矽鍺、碳化矽、III-V族材料(例如AlN、GaN、InN、InGaAs、GaP、InP、InAs、AsGa等)及II-VI族材料。介電材料可爲半導體氧化物或氮化物，例如SiO 2、SiN、Al 2O 3。壓電材料可爲，舉例而言，鉭酸鋰(LiTaO 3)、鈮酸鋰(LiNbO 3)、鈮酸鉀鈉(K xNa 1-xNbO 3或KNN)、鈦酸鋇(BaTiO 3)、石英、鋯鈦酸鉛(PZT)、鈮酸鉛鎂及鈦酸鉛(PMN-PT)的化合物、氧化鋅(ZnO)、氮化鋁(AlN)或氮化鋁鈧(AlScN)；當然亦可使用其他材料。
1:載體子底材 1a,2a:曝露表面 2:供體子底材 3:底材 3a:前曝露表面 3b:後曝露表面 4:微電子元件 4':組件層 5:殼體 10,30:第一層 11,21:表面層 12,42:光罩 20:層 22:脆化區 31:第二層 32:通孔 32':待蝕刻通孔 33:第三層 34:標記 34':開孔 35:細槽 40:層部分 41:固持件 43:孔穴 44:鈍化層 45:導電或半導體部件 46:導電或半導體層 46':圖案 47:鈍化 48:球底金屬 120,420:開孔 320,350:側壁 321,351:底壁 322,352:頂壁 410:鍵合 A:第一間距 B:第二間距
本發明的用途、目的、特徵及優勢，將經由所附圖式例示之實施例而更加彰顯，其中：圖1繪示依照先前技術一般示例，包括含通孔之底材之微電子元件的剖面圖。
圖2A至圖2C繪示依照兩個示例性實施例之底材的剖面圖及平面圖。
圖3A及圖3B各自繪示依照兩個又一示例性實施例之底材的剖面圖，其中該底材包括圍繞該些通孔之細槽。
圖3C繪示圖3A或圖3B所例示之底材的平面圖。
圖4A至圖9C繪示依照示例性實施例之底材製作方法的該些步驟的剖面圖，其中：圖6A及圖6B繪示依照示例性實施例，蝕刻與形成該些介電材料壁的剖面圖，圖6C繪示依照另一示例性實施例，蝕刻該些通孔的剖面圖，圖7A至圖7C繪示依照該底材包括圍繞該些通孔之細槽之兩個進一步示例性實施例，蝕刻與形成該些介電材料壁的剖面圖，圖8A及圖8B繪示依照示例性實施例接合該載體子底材及該供體子底材的剖面圖，圖9A及圖9B繪示依照又一示例性實施例接合該載體子底材及該供體子底材的該些步驟的剖面圖，圖9C繪示依照另一示例性實施例接合該載體子底材及該供體子底材的剖面圖。
圖10至圖17繪示依照示例性實施例之微電子元件製作方法的該些步驟的剖面圖，其中：圖10及圖11繪示依照示例性實施例，沉積元件層部分以及安裝固持件的剖面圖，圖12A至圖12D繪示選定該些待蝕刻通孔的示例的剖面圖，圖12E至圖12H繪示選定待蝕刻通孔的第二示例的剖面圖，圖13A至圖13C繪示選定待蝕刻通孔的第三示例的剖面圖，圖14A至圖14F繪示其中該底材包括圍繞該些通孔之細槽之方法的示例的剖面圖，圖15至圖17繪示依照示例性實施例，在沉積該傳導或半導體部件之後的步驟的剖面圖。
該些圖式係作為示例且沒有在任何方面限制本發明。這些圖式係促進理解本發明之基本概要示意，且不必然符合實際比例。特別是，該些子底材、底材、層、通孔及壁的相對尺寸並未按實際比例繪製。
3:底材
3a:前曝露表面
3b:後曝露表面
30:第一層
31:第二層
32:通孔
33:第三層
34:標記
320:側壁
321:底壁
322:頂壁

Claims (24)

  1. 一種底材(3)，其包括： 基於一半導體材料之一第一層(30)， 在該第一層(30)上方之一第二層(31)， 其特徵在於，該底材(3)包括從該第二層(31)延伸到該第一層(30)之一部分的複數個埋置空心通孔(32)，每個通孔(32)被一側壁(320)、一底壁(321)以及與該底壁(321)相對之一頂壁(322)包圍，每個通孔(32)至少有一橫向尺寸小於或等於30 µm。
  2. 如請求項1之底材(3)，其中至少該底壁(321)及該側壁(320)爲介電材料製成。
  3. 如請求項1或2之底材(3)，其中該第二層(31)係以選自一介電材料(例如氧化物)、一半導體材料或一壓電材料之一材料爲主，且最好由其製成，之一層。
  4. 如請求項1至3任一項之底材(3)，其中該第二層(31)爲一介電材料(例如氧化物)製成之一埋置層，該第二層上方設有以選自一半導體材料或一壓電材料之一材料爲主之一第三層(33)。
  5. 如請求項1至4任一項之底材(3)，其中每個通孔(32)至少有一橫向尺寸在1 µm及30 µm之間。
  6. 如請求項1至5任一項之底材(3)，其中該些通孔(32)的至少一部分，且最好是每個通孔(32)，所具有之長寬比大於或等於10，最長尺寸被定向成沿著該第一層(30)及第二層(31)的厚度。
  7. 如請求項1至6任一項之底材(3)，其中該複數個通孔(32)形成一周期性陣列。
  8. 如請求項7之底材(3)，其中該些通孔(32)在該第一層(30)及第二層(31)範圍之主平面的至少一個方向上，以一恆定間距兩兩分開，該間距在50 µm及300 µm之間，優選在100 µm及200 µm之間。
  9. 如請求項1至8任一項之底材(3)，其中至少一個通孔(32)在其縱向尺寸的至少一部分，整體地被一細槽(35)圍繞，該細槽(35)從該第二層(31)延伸到該第一層(30)之一部分。
  10. 如請求項9之底材(3)，其中該細槽(35)從該第二層(31)往該第一層(30)延伸的縱向尺寸，小於或等於該通孔(32)的縱向尺寸。
  11. 如請求項1至10任一項之底材(3)，其中該底材(3)更包括一標記(34)，其被組構成允許該底材(3)之對準。
  12. 一種用於製作如請求項1至11任一項之底材(3)之方法，該方法包括： 提供一載體子底材(1)，其包括基於一半導體材料之至少一第一層(10)，該載體子底材(1)具有一曝露表面(1a)， 蝕刻出複數個通孔(32)，使該些通孔(32)從該曝露表面(1a)延伸至該第一層(10)的一部分，每個通孔被一側壁(320)及一底壁(321)包圍，每個通孔(32)至少有一橫向尺寸小於或等於30 µm， 提供一供體子底材(2)，其包括具有一曝露表面(2a)之一表面層(20, 21)， 經由其曝露表面(1a, 2a)接合該載體子底材(1)及該供體子底材(2)以覆蓋該些通孔(32)，從而使每個通孔被該側壁(320)、該底壁(321)，以及與該底壁(321)相對之一頂壁(322)包圍。
  13. 如請求項12之方法，其中，在蝕刻出該複數個通孔(32)之後，且最好在接合該載體子底材(1)及該供體子底材(2)之前，該方法包括在每個通孔(32)的至少該底壁(321)及該側壁(320)處形成一介電材料。
  14. 如請求項13之方法，其中在該複數個通孔(32)的至少該底壁(321)及該側壁(320)處形成一介電材料包括： 一熱氧化，以便在至少該底壁(321)及該側壁(320)處氧化該第一層(10)的半導體材料，及/或 在至少該底壁(321)及該側壁(320)上面沉積該介電材料。
  15. 如請求項12至14任一項之方法，其中該供體子底材之表面層(20, 21)係以選自一介電材料(例如氧化物)、一半導體材料或一壓電材料之一材料爲主，且最好由其製成，之一層。
  16. 如請求項12至15任一項之方法，其中： 該載體子底材(1)更包括設置在該第一層(10)上方之一表面層(11)，該表面層(11)係以一介電材料(例如氧化物)爲主且最好由其製成，該表面層具有該曝露表面(1a)，及/或 該供體子底材之表面層(21)係以一介電材料(例如氧化物)爲主且最好由其製成之一層，該表面層(21)被設置在基於一半導體材料或一壓電材料之一材料之一層(20)上。
  17. 如請求項12至16任一項之方法，其中該複數個通孔(32)之蝕刻被組構爲形成一周期性陣列。
  18. 如請求項12至17任一項之方法，其中該方法更包括，在接合該載體子底材(1)及該供體子底材(2)之前，蝕刻出一細槽(35)，以使至少一個通孔(32)在其縱向尺寸的至少一部分，整體地被該細槽(35)圍繞，該細槽(35)從該表面層(11)延伸到該第一層(30)內。
  19. 一種用於製作一微電子元件(4)之方法，包括以下步驟： 提供如請求項1至11任一項之一底材(3)及/或依照請求項12至18任一項之方法所製作之一底材(3)，該底材(3)具有一前曝露表面(3a)及一後曝露表面(3b)， 在該底材(3)的前曝露表面(3a)上透過沉積以形成該元件(4)的至少一層部分(40)，及/或透過蝕刻該底材(3)的前曝露表面(3a)以形成該層部分(40)， 至少在一通孔處，蝕刻穿過該底材(3)的後曝露表面(3b)，過程中該至少一通孔的頂壁(322)及底壁(321)其中一者被蝕刻以便向該通孔(32)敞開，然後繼續蝕刻直到抵達該元件(4)的至少一層部分(40)，以形成一孔穴(43)， 沉積一導電或半導體部件(45)，以填充該孔穴(43)。
  20. 如請求項19之方法，其包括，在蝕刻穿過該底材(3)的後曝露表面(3b)之前，從該複數個通孔(32)中選定至少一個待蝕刻通孔(32')，只有該複數個通孔(32)中的一些被選定爲待蝕刻通孔(32')，選定該至少一個待蝕刻通孔包括： 對該底材(3)的後曝露表面(3b)施加一光罩(42)，該光罩包含位置與該至少一個待蝕刻通孔(32')相對應之開孔(420)，以及 蝕刻該第一層(30)，以便抵達該至少一個待蝕刻通孔(32')之壁。
  21. 如請求項20之方法，其中選定該至少一個待蝕刻通孔(32')包括施加該光罩(42)，然後穿過該光罩(42)之開孔(420)對該第一層(30)進行蝕刻。
  22. 如請求項20之方法，其中選定該至少一個待蝕刻通孔(32')包括蝕刻該第一層(30)以抵達該至少一個待蝕刻通孔(32')之壁，然後施加該光罩(42)。
  23. 如請求項19至22任一項之方法，其中沉積該導電或半導體部件(45)被組構成以一導電或半導體層(46)進一步地覆蓋該底材(3)的後曝露表面(3b)的至少一部分。
  24. 如請求項19至23任一項之方法，其中該方法包括： 在形成該元件(4)的至少一層部分(40)以及蝕刻穿過該底材(3)的後曝露表面(3b)之間，在該底材(3)的前曝露表面(3a)上安裝一固持件(41)，以及 在該導電或半導體部件(45)已沉積而填充該孔穴(43)之後，卸除該固持件(41)。
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