TW202403964A - 包含通孔的底材及相關製作方法 - Google Patents

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蒂耶里 薩爾韋塔
卡洛琳 寇第爾
尚恩 沙柏尼
珀斯瓦爾 庫德蘭
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Abstract

本發明涉及一種底材(3)，其包括基於半導體材料之一第一層(30)，以及在該第一層上方之一第二層(31)。該底材(3)包括從該第二層(31)延伸到該第一層(30)之一部分的複數個埋置通孔(32)，每個通孔(32)被一側壁(320)、一底壁(321)以及與該底壁(321)相對之一頂壁(322)包圍，其中該複數個通孔(32)中的至少一組群(32a)在該第一層(30)及第二層(31)範圍之主平面的至少一個方向上，形成一重複圖案(32b)。因此，該底材(3)形成通用底材，以便於在製作微電子元件時使用該些通孔。

Description

包含通孔的底材及相關製作方法
本發明係關於製作電子元件用底材之領域，尤其是微電子元件。這些底材 最終可允許組件的電氣元件的電氣與機械連接。本發明的有利應用在於(但不限於)製作微電子元件。
產業界對於使用垂直於底材主平面範圍的延伸通孔(vias)來製作微電子元件方面有興趣。其對於製作微機電系統(MEMS)可能特別感興趣。再者，其對於在包含通孔以形成直通接點(through-contacts)之底材上製作組件組裝件可能特別感興趣，這樣可使組件在底材的前後兩側互連，以得到微電子元件。該些組件可透過諸如殼體而連接到印刷電路板。這些底材尤其可爲半導體底材，例如絕緣體上半導體(semiconductor-on-insulator)類型，尤其是絕緣體上矽(silicon-on-insulator，SOI)類型。
蝕刻並以導電或半導體材料填充這些通孔(普遍稱為TSV，即矽基底材用矽穿孔Through-Silicon Via之縮寫)是相當具體的製程步驟，且通常經由封測廠(普遍稱為OSAT，即外包半導體組裝與測試Outsourced semiconductor Assembly and Test)而非代工廠執行。
依照其在微電子元件生產鏈中之製作時間，可區別出兩種類型的通孔。一般來說，TSV中穿孔(TSV-middle vias)在製程中間製作，即在前段製程(FEOL)中製作組件的圖案之後，但在後段製程(BEOL)中沉積金屬層之前。這通常需要將底材及組件從代工廠轉移到製作通孔之組裝廠，然後回到代工廠進行BEOL步驟，最後回到組裝廠完成製程。這些製作步驟在平面性(planarity)及污染方面受到很大限制，這與在代工廠及組裝廠之間的往返不相容。
TSV後穿孔(TSV-last vias)可在製程結束時製作，即在FEOL及BEOL步驟之後。這通常需要在BEOL步驟之後從代工廠單次移轉到組裝廠。然而，能夠以這種方式生產之通孔的幾何形狀很有限。特別是，可達成之通孔密度有限。
因此產生了得到這些結構，但不仰賴生產鏈中其他製作步驟的需求。
因此，本發明之目的爲促進在微電子元件中製作通孔。
本發明的進一步目的、特徵及優點，將從以下說明內容及所附圖式變得顯而易見。應可理解的是，本發明亦包含其他優點。
為了達成此目的，依照第一面向，本發明提供一種特別是用於微電子元件之底材，其包括： 一第一層，其以一半導體材料為主，且最好由其製成， 一第二層，其在該第一層上方。
該底材包括從該第二層延伸到該第一層之一部分的複數個埋置通孔，每個通孔被一側壁、一底壁以及與該底壁相對之一頂壁包圍，且該複數個通孔中的至少一組通孔，在該第一層及第二層範圍之主平面的至少一個方向上，形成一重複圖案。
因此，該底材為通用，且包括預先填充或被組構成後續由導電或半導體部件填充之非穿透通孔。這樣，在製作微電子元件時，就可以獨立於其他步驟來提供通孔。包含埋置通孔之底材可用於提供層的沉積，例如FEOL及BEOL，然後該些通孔可用於提供所需的導電或半導體部件，例如電子互連。再者，由於該些通孔爲事前製作，故其幾何形狀不受限制。
本發明之底材包括一通孔陣列，其可被全部或部分選定，以生產盡可能接近於所需幾何形狀之所需導電或半導體部件。因此，包含這些通孔的通用底材可促進通孔及傳導或半導體部件的製作，特別是其能夠容納不同的微電子元件。
因此，應可理解，改進通孔的製作，特別是就微電子元件製作方面之其他步驟而言，可允許吾人在同一通用底材上容納不同的微電子元件。詳言之，本發明有利於製作填充了導電或半導體部件的通孔。
第二面向係關於一種用於製作該底材之方法，其包括以下步驟： 提供一載體子底材，其包括基於一半導體材料之至少一第一層，該載體子底材具有一曝露表面， 形成複數個通孔，使該些通孔從該曝露表面延伸至該第一層之一部分，每個通孔被一側壁及一底壁包圍，至少一組通孔在該第一層及第二層範圍之主平面的至少一個方向上，形成一重複圖案， 提供一供體子底材，其包括具有一曝露表面之一表面層， 經由其曝露表面接合該載體子底材及該供體子底材以覆蓋該些通孔，每個通孔被該側壁、該底壁，以及與該底壁相對之一頂壁包圍。
因此，此方法允許製作埋置在該底材上之通孔陣列。此方法具有關於該第一面向所說明之該些效果及優勢。
第三面向係關於一種用於製作微電子元件之方法，其包括以下步驟： 提供依照該第一面向之一底材及/或依照該第二面向之方法所製作之一底材，其具有一前曝露表面及一後曝露表面， 在該底材的前曝露表面或後曝露表面至少一者上，透過沉積而形成該元件的至少一層部分(例如一第一曝露表面，以及例如該前曝露表面)，及/或透過蝕刻該底材的前曝露表面或後曝露表面當中至少一者(例如該第一曝露表面，以及例如該前曝露表面)以形成該層部分， 至少在一通孔處，蝕刻穿透該底材的前曝露表面或後曝露表面其中一者(例如不同於該第一曝露表面之一第二曝露表面，以及例如該後曝露表面)直到抵達該通孔，以及： 繼續蝕刻以到達該元件的至少一層部分，或者 在該至少一通孔處，蝕刻穿透該底材的前曝露表面或後曝露表面的另一者(例如穿過該第一曝露表面，以及例如該前曝露表面)直到抵達該通孔， 沉積至少一導電或半導體部件，以便爲至少該通孔及該元件層部分提供電氣連續性，例如進一步與該底材的前表面及/或後表面一起。
因此，本發明所提供之底材允許形成微電子元件，然後形成埋置通孔的開孔以生產所需導電或半導體部件。與採用現有解決方案相比，本發明更容易達成。
在詳述本發明的實施例之前，以下闡釋可能結合或替代使用之選擇性特點。
依照一示例，對於至少一些通孔(例如對於每個通孔)而言，該些通孔至少部分被材料填充。
依照一示例，每個通孔至少有一橫向尺寸在1 µm及30 µm之間。在一示例中，每個通孔的所有橫向尺寸都在1 µm及30 µm之間。
依照一示例，該些通孔的至少一部分，且最好是每個通孔，所具有之深寬比(aspect ratio)大於或等於10，最長尺寸被定向成沿著該第一層及第二層的厚度。此深寬比特別適合在該底材上達成高通孔密度，且尤其可與下述的間距值(pitch values)範圍產生協同作用。
依照一示例，在一組通孔內，連續重複的兩個通孔圖案(例如兩個通孔)在該第一層及第二層範圍之主平面的至少一個方向上，被一恆定間距隔開。
依照一示例，該間距基本上在50 µm及300 µm之間，優選在100 µm及200 µm之間。此間距允許該底材有較好的通孔密度。因此更高密度的互連是可能的。再者，該底材對不同微電子元件的適應能力有所提升。
依照一示例，該底材包括複數組通孔，每組通孔在該第一層及第二層範圍之主平面的至少一個方向上形成一重複圖案。因此，為了容納不同微電子元件，該通用底材可包括不同的通孔圖案設置。
依照一示例，至少一個通孔(最好是該複數個通孔的至少一部分，且最好是每個通孔)具有至少一通孔組構，其中： 該通孔的側壁由一介電材料製成，且該通孔被一導電或半導體材料填充，或者該通孔爲空心， 該通孔的側壁由一介電材料製成，且該通孔被該第一層的材料填充， 該通孔的側壁由該第一層的材料製成，且該通孔爲空心。
因此，該些通孔可能為實心或空心，且可能已與該第一層在電氣方面絕緣。當該通孔的側壁由介電材料製成時，在將該底材用於微電子元件製程之前，形成在該底材中該些通孔至少在其側壁上具有介電層。由於該介電材料壁係事前形成，一旦通孔被填充導電或半導體材料，即可允許該些通孔有良好絕緣，同時與FEOL的步驟或者載體底材的暫時安裝相容。
依照一示例，至少一個通孔(且最好是該複數個通孔的至少一部分，且最好是至少一組的每個通孔)在一第一部分上具有一第一通孔組構，且在一第二部分上具有與該第一通孔組構不同之一第二通孔組構，該第一部分及第二部分沿著該第一層及第二層之厚度依次延伸。依照一示例，這些通孔的一部分可能為空心，而另一部分可能為實心。這種類型的通孔允許實心部分之寬度較窄，且因此在給定表面上可有更多通孔。已形成之空心部分使該些通孔更容易接觸到。
依照一示例，該底材包括複數組通孔，每組通孔在該第一層及第二層範圍之主平面的至少一個方向上形成一重複圖案，至少一組通孔，最好是每組通孔，具有至少一通孔組構與另一組不同。因此，為了容納各種微電子元件，該通用底材可包括不同通孔結構。
依照一示例，該底材更包括一標記(marker)，其被組構成允許該底材之對準。這使得可透過促進該底材之對準而進一步利於製作微電子元件，尤其是用於進行建構該FEOL及該BEOL所必要之光微影步驟，且因此對該些通孔進行開孔。
在一示例中，該些通孔彼此平行。
在一示例中，該些通孔具有被定向成沿著該第一層及第二層的厚度之縱向尺寸。
在一示例中，該些通孔在平行於該第一層及第二層範圍之主平面之法線的方向上延伸。
依照一示例，該些通孔的至少一部分，最好是至少一組的每個通孔，在基本上平行於第一層及第二層範圍之主平面之平面中，具有方形、多邊形或圓柱形的橫截面。
在一示例中，該第二層在該第一層上方且與其直接接觸。
依照一示例，該些通孔的至少一部分(最好是每個通孔)在基本上平行於該第一層及第二層範圍之主平面之平面中具有剖面，其中最大尺寸與最小尺寸的比小於或等於3，最好是小於或等於2。因此，該些通孔與溝渠(trenches)等其他結構相當不同。
依照一示例，該些通孔的至少一部分，最好是至少一組的每個通孔，繞著基本上平行於該第一層及第二層厚度之軸呈旋轉對稱。該些通孔的至少一部分(最好是至少一組的每個通孔)最好為圓柱形。這確保該些通孔的底壁相較於非圓柱形形狀更均勻(例如方形形狀，由於對通孔進行蝕刻，四角會比中心淺)。圓柱形形狀使這種效果降至最低。此外，對於沒有角落奇點(corner singularities)之圓柱形通孔，機械應力也較低。這對於電路製作過程中之熱處理具優勢。
依照一示例，至少一組的至少一個通孔(最好是每個通孔)在其縱向尺寸的至少一部分，整體地被一細槽(groove)圍繞，該細槽從該第二層延伸到該第一層之一部分。該細槽可改良該些通孔之間的電氣絕緣。因此，該細槽將預先製作，且獨立於微電子元件的其他製作步驟。因此，該細槽與在高溫下所進行之FEOL步驟相容。再者，由於該細槽爲事前製作，因此其幾何形狀不會受到微電子元件的其他製作步驟限制。
在一示例中，每個細槽未被填充固體材料。每個細槽最好是被電絕緣氣體填充，例如空氣。
依照一示例，每個細槽被底壁、側壁以及與該底壁相對之頂壁包圍。對於至少一個細槽(最好是每個細槽)而言，側壁及底壁的至少一部分可由與第一層相同的材料製成。這是因為該些通孔的絕緣由於該細槽中內含之絕緣氣體而為足夠。作爲替代，對於至少一個細槽(最好是每個細槽)而言，側壁及底壁的至少一部分可由介電材料製成，例如與該通孔的壁相同的介電材料。如此，通孔的電氣絕緣將進一步改進。
依照一示例，該細槽與該通孔同中心(concentric)。這樣可減少通孔及底材之間的寄生電容，且提高崩潰電壓。
依照一示例，該細槽從該第二層往該第一層延伸的縱向尺寸，小於該通孔的縱向尺寸，且該細槽的縱向尺寸最好是小於或等於該通孔的縱向尺寸，優選正負5 µm。因此，該細槽至少在部分(最好是全部)的縱向尺寸上圍繞該通孔。
依照一示例，該半導體材料選自由矽、鍺、矽鍺、III-V族材料(例如GaN、InN、InGaAs、GaP、InP、InAs、AsGa等)、II-VI族材料，以及寬帶隙(例如高於3 eV)材料構成之群組。
依照一示例，該半導體材料包括且最好是矽。
依照一示例，該壓電材料選自鉭酸鋰(LiTaO 3)、鈮酸鋰(LiNbO 3)、鈮酸鉀鈉(K xNa 1-xNbO 3或KNN)、鈦酸鋇(BaTiO 3)、石英、鋯鈦酸鉛(PZT)、鈮酸鉛鎂及鈦酸鉛(PMN-PT)的化合物、氧化鋅(ZnO)、氮化鋁(AlN)或氮化鋁鈧(AlScN)。
依照一示例，該介電材料是半導體氧化物，且最好是化學式SiO 2之二氧化矽。
依照該底材製作方法的一示例，形成複數個通孔被組構成使該些通孔的至少一部分具有以下通孔組構當中至少一者： 該通孔的側壁由一介電材料製成，且該通孔被一導電或半導體材料填充，或者該通孔為空心， 該通孔的側壁由一介電材料製成，且該通孔被該第一層的材料填充， 該通孔的側壁由該第一層的材料製成，且該通孔為空心。
依照一示例，該些通孔的組構在以下性質當中至少一者有所不同：該通孔側壁爲介電或非介電質；該通孔的形狀(特別是橫截面)、該通孔的大小、填充材料、該通孔爲空心或實心。
依照一示例，形成該複數個通孔(對於至少一組通孔以及在這些通孔的至少一第一部分上而言)包括蝕刻該通孔的至少一外圍(periphery)。
在一示例中，該蝕刻被組構成只有蝕刻該通孔的外圍。相當於，該蝕刻被組構成蝕刻形成該通孔的外圍之細槽。因此，在該細槽中形成氧化物之後，該通孔的側壁由介電材料製成，且該通孔被該第一層的材料填充。
在另一示例中，該蝕刻被組構成蝕刻基本上整個通孔。因此，該通孔的側壁可能由該第一層的材料製成，且該通孔可能為空心。作爲替代，在形成氧化物圍繞孔穴的外圍之後，該通孔的側壁可能由介電材料製成，且該通孔可能為空心或被填充。
依照一示例，形成該複數個通孔包括，在蝕刻該通孔的至少外圍部分之後，在該通孔被蝕刻的外圍上形成一介電材料，以從該介電材料形成該通孔之側壁。
依照一示例，在蝕刻該通孔的至少外圍的過程中，該通孔基本上整個都被蝕刻，且形成該複數個通孔包括，在該通孔的被蝕刻外圍上形成一介電材料，以從介電材料形成該通孔之側壁之後，沉積一導電或半導體材料，以至少局部填充該通孔。因此，該通孔的側壁由該介電材料製成，且該通孔被填充該導電或半導體材料。
因此，應可理解，這些不同步驟可得出前文說明之通孔組構。
依照一示例，形成複數個通孔包括形成複數組的通孔，每組通孔在該第一層及第二層範圍之主平面的至少一個方向上形成一重複圖案。
在一示例中，形成該些組的通孔被組構成每組通孔具有至少一通孔組構與另一組不同。
依照一示例，形成複數個通孔被組構成使至少一個通孔(最好是該複數個通孔的至少一部分)在一第一部分上具有一第一通孔組構，且在一第二部分上具有與該第一通孔組構不同之一第二通孔組構，該第一部分及第二部分沿著該第一層及第二層之厚度延伸。
依照一示例，在複數個通孔的至少底壁及側壁處形成介電材料包括： 一熱氧化，以便在至少底壁及側壁處氧化該第一層的半導體材料，及/或 在至少底壁及側壁上面沉積該介電材料。
這些技術，特別是熱氧化，可爲介電材料製成之壁提供良好一致性(conformity)。由於熱氧化為保形(conformal)，因此可在底壁及側壁上提供高密度且厚度均勻之氧化物。因此，熱氧化在與該些通孔的高尺寸規格協同作用方面特別具優勢。與沉積相比，熱氧化也可使該些通孔的被蝕刻壁平滑化，且限制該第一層半導體材料及該介電質之間存在缺陷。
依照一示例，當側壁由介電材料製成時，複數個通孔的側壁具有的橫向尺寸基本上在50 nm及600 nm之間，最好是基本上等於400 nm。
依照一示例，當底壁由介電材料製成時，該底壁具有的縱向尺寸基本上在50 nm及600 nm之間，最好是基本上等於400 nm。
依照一示例，該供體子底材(donor sub-substrate)的表面層係以選自介電材料(例如氧化物)、半導體材料或壓電材料之材料為主(最好由其製成)之層。
依照一示例： 該載體子底材(carrier sub-substrate)更包括設置在該第一層上方之一表面層，該表面層係以一介電材料(例如氧化物)為主且最好由其製成，該表面層具有該曝露表面，及/或 該供體子底材之表面層係以一介電材料(例如氧化物)為主且最好由其製成之一層，該表面層被設置在基於一半導體材料或壓電材料之一層上。
因此，應可理解，依照本發明之底材的埋置氧化物層，可源自該供體子底材及/或該載體子底材。
依照一示例，該供體底材的表面層以半導體材料或介電材料其中一者為主，最好是由其製成。應可理解的是，取決於該表面層是否以半導體材料或介電材料為主，該些通孔的頂壁以及該些細槽(若適用的話)將以半導體材料或介電材料為主或由其製成。
依照一示例，用於製作該底材之方法更包括，在接合該載體子底材及該供體子底材之前，蝕刻出一細槽，以使至少一個通孔在其縱向尺寸的至少一部分，整體地被該細槽圍繞，該細槽從該表面層延伸到該第一層內。從而實現前述有關細槽之效果及優點。
依照一示例，該方法包括在該供體底材表面層的一深度處形成一脆化區，然後在該脆化區處分離該供體底材。
依照一示例，用於製作該微電子元件之方法包括，從該複數個通孔中選定至少一個待蝕刻通孔，只有該複數個通孔中的一些被選定為待蝕刻通孔。因此，可從存在於該底材的該些通孔中選定待蝕刻通孔。因此，針對不同的微電子元件，該方法可依照所需微電子元件的組構進行調整。蝕刻通孔的選定，可在蝕刻該底材的前曝露表面或後曝露表面其中一者之前進行。
依照一示例，選定至少一個待蝕刻通孔包括對該底材的前曝露表面或後曝露表面施加一光罩，該光罩包含位置與該至少一個待蝕刻通孔相對應之開孔，接著進行蝕刻，以抵達該至少一個待蝕刻通孔。這樣，相較於該底材面的大幅薄化，該待蝕刻通孔的壁的潛在脆化得以避免。因此，此蝕刻會蝕去與該至少一個待蝕刻通孔一致之層，直至打通到該至少一個待蝕刻通孔。
依照一示例，當該方法涉及蝕刻穿透該底材的前曝露表面或後曝露表面的另一者直到抵達該通孔時，從該複數個通孔中選定至少一個待蝕刻通孔包括對該底材的前曝露表面或後曝露表面的另一者施加一光罩，該光罩包含位置與該至少一個待蝕刻通孔相對應之開孔，且該方法更包括一蝕刻，以抵達該至少一個待蝕刻通孔。當該通孔被填充了導電或半導體材料(包括該第一層的材料)時，這特別有利。這允許從該底材的後面及前面抵達該通孔，以確保該通孔之電氣連續性。
依照一示例，該導電或半導體部件之沉積被組構成以一導電或半導體層進一步地覆蓋該底材的前曝露表面及/或後曝露表面的至少一部分。
在一示例中，該方法包括在該後面的導電或半導體層中形成圖案。
在一示例中，該方法包括鈍化該底材的曝露後表面。
在依照本發明的一示例中，製作微電子元件的方法包括： 在形成該元件的至少一層部分以及蝕刻穿透該底材的後曝露表面之間，在該底材的前曝露表面上安裝一固持件，以及 在該導電或半導體部件已沉積而填充該電氣孔穴之後，卸除該固持件。
因此，該固持件可便於該底材的搬運。
「微電子元件」一詞意指以微電子裝置製作之任何類型的元件。除了純電子元件之外，這些元件還包括微機械或機電元件，以及光學或光電元件。此類元件可以是用於電子、光學、機械或其他功能之元件。也可以是僅用於生產另一微電子元件之中間產品。也可能是被動的電氣互連結構。
在此釐清，在本發明的上下文中，用語「在…上」或「在…上方」不必然指「與…接觸」。因此，舉例來說，沉積一層在另一層上，不必然指該兩層彼此直接接觸，而是指其中一層透過直接接觸、透過薄膜、透過另一不同層或另一元件，而至少局部覆蓋另一層。
一層也可由相同材料或不同材料的幾個子層組成。
「基於」材料A之元件，意指元件只包括材料A，或者包括材料A及其他材料。
在以下詳細說明中，會使用「縱向」及「橫向」等用語。這些用語應解釋爲涉及該些元件的底材或厚度。因此，元件或層的縱向尺寸、高度、深度或厚度，意指沿著承載或內含該元件或層之底材的厚度尺寸。寬度或截面或橫向尺寸，則是垂直於該底材厚度之尺寸。
本發明的底材或元件的某些部分可具有電氣功能。一些部分用於電傳導性質，導電或等效意義的元件由在該應用中具有足夠傳導性以進行所需功能之至少一種材料形成。另一方面，其他部分用於電氣絕緣性質，具有足夠電阻率以達成此絕緣之所有材料都被關注，並稱為介電質或電絕緣體。
「介電」一詞尤指在給定應用中導電性足夠低以作爲絕緣體之材料。在本發明中，介電材料最好具有低於4之介電常數(dielectric constant)。
「直接鍵合」一詞定義為未添加黏著劑材料(特別是膠水或聚合物等)之鍵合，直接鍵合由將相對較平滑(均方根(RMS)粗糙度通常小於5 Å，10 -10m)的表面彼此接觸而構成，例如在室溫下且在環境氛圍中進行，以在表面之間產生黏附性。
依照一實施例，兩個底材的直接鍵合意指鍵合係透過彼此接觸之兩個表面之間所建立的化學鍵而得到。這些化學鍵可為，舉例而言，凡得瓦鍵及/或強共價化學鍵，尤其是當鍵合經由電漿活化輔助，或後接強化熱處理(通常200至1200°C持續1小時)時。
直接鍵合可無需對被接合之結構施加顯著壓力而達成。簡單施加輕微壓力即可啟動鍵合。此外，可進行熱退火以加強鍵合。
當一參數爲「基本上等於/高於/低於」給定值時，意指該參數等於/高於/低於該給定值，以在該值的正負10%或甚至正負5%之內。
以下參照圖1A至圖2C，在幾個示範實施例中說明底材3。
如圖1A所例示，底材3包括一第一層30，其以一半導體材料為主或由其製成。依照一示例，該半導體材料包括且最好是矽。應注意，如下文說明，其他半導體材料亦可使用。第一層30呈現厚度L 30，例如基本上在100 µm及800 µm之間。
底材3更包括一第二層31。如圖1A及圖2A所例示，第二層31可以介電材料為主或由其製成。依照一示例，該介電材料包括且最好是一半導體氧化物，例如化學式SiO 2之二氧化矽。第二層31在第一層30上方，最好是與其直接接觸。如圖2B所例示，第二層31亦可以半導體材料(最好是單晶或壓電材料)為主，或由其製成。第二層31可具有厚度L 31，例如大於或等於10 nm，最好是100 nm。厚度L 31可小於或等於3000 nm。底材3的第二層31最好沒有金屬部分。第二層31最好在底材3範圍內之主平面中連續。
依照圖1A及圖2A之示例，第二層31上方設有以半導體材料(最好是單晶或壓電材料)為主或由其製成之第三層33。依照一示例，該半導體材料包括且最好是矽。應再次注意，其他半導體材料亦可使用。第三層33具有厚度L 33，例如基本上在10 nm及20,000 nm之間。因此，底材3可包括絕緣體上半導體類型的結構，特別是絕緣體上矽(SOI)類型的結構。應注意的是，第二層31的頂部也可以不設置第三半導體層。底材3的第三層33最好沒有金屬部分。第三層33最好在底材3範圍之主平面內為連續。
依照一示例，形成層30、31、33之材料最好在該層之平面範圍內為連續。至少一層(最好是每層30、31、33)在底材3範圍之主平面的至少80%、最好是至少90%、甚至最好是全部，為連續。
第一層30及/或第二層31最好為單塊式(monolithic)。第一層30至少覆蓋該些通孔32而延伸的部分最好為單塊式。
在下文中，除非另外明確陳述，否則以非限制性方式視為底材3是SOI底材、第一層30為單晶矽製成、第二層為SiO 2製成，而第三層為單晶矽製成。
底材3包括從第二層31延伸到第一層30內之通孔32。該些通孔32最好是沿著定向在第一層30及第二層31的厚度方向上之縱向尺寸L 32延伸。該些通孔32可彼此平行。該些通孔32被埋置在底材3中，亦即未貫通至底材3的曝露表面3a、3b任一者。因此，通孔32界定出一封閉空間。
因此，底材3包括用於後續在微電子元件的製作方法中使用之通孔32。這允許該些通孔獨立於製作微電子元件4之其他步驟，如下文有關微電子元件製作方法的說明。
縱向尺寸L 32可被選定成使該些通孔32在與第二層31之介面處與第一層30的表面齊平，如圖1A至圖2A及圖2C所例示。在未繪示之變化例中，通孔32可進一步延伸而涵蓋第二層31的厚度L 31的一部分。舉例來說，當供體子底材2及載體子底材1都具有以介電材料為主之表面層時，情況便是如此，在組裝之後，這些表面層一起形成第二層31。
由於通孔32不是貫穿通孔，其被側壁320、底壁321以及與底壁321相對之頂壁322包圍。應注意的是，底材3的前表面3a及後表面3b可相對於通孔的底壁321及頂壁322而互換地界定。在下文中，包括之後說明的微電子元件製作方法，均以非限制性方式假定底壁321朝向底材3的後表面3b而設置，而頂壁322朝向底材3的前表面3a而設置。然而，之後說明的方法亦可配合底壁321朝向底材3的前表面3a設置，而頂壁322朝向底材3的後表面3b設置的情況。
底材3的曝露表面的任一者或兩者，可以半導體材料(最好是單晶)為主。通孔32上方可設有一層或層堆疊，其包括以一半導體材料(最好是單晶)為主之至少一層。因此，應可理解，第二層31及/或第三層33可以半導體材料(最好是單晶)為主。如此，包含該些通孔之通用底材3便與FEOL及BEOL步驟相容。
舉例來說，選定待蝕刻通孔32'可從前面進行，例如在底材3的後面蝕刻出通孔32之後。選定待蝕刻通孔32'可從後面進行，例如在底材3的前面蝕刻出通孔32之前或之後。
依照圖1A及圖1B之示例，該些通孔32形成至少一個組群32a，其包括在第一層30及第二層31範圍內之主平面的至少一個方向(最好是兩個方向)上重複至少一次的圖案32b。這些方向最好彼此垂直。也可以規定這些方向互不垂直。因此，至少有一組通孔 32 的圖案 32b，以及一或多個組群32a的通孔 32 重複圖案 32b。每個組群包括通孔32的一重複圖案32b。該些圖案32b在幾個組群32a之間可為不同。
圖案32b可以只包括一個通孔32，或者多個通孔32，如圖1B所例示。通孔的圖案32b可為任何形狀。依照一示例，複數個通孔32可在平行於第一層30及第二層31範圍內之主平面的平面中形成一多邊形圖案。通孔32的該些圖案32b可以一定間隔排列在第一層30及第二層31範圍內之主平面中。
因此，底材3可爲包含通孔陣列之通用底材，其中待蝕刻通孔32將依照待形成之導電或半導體部件而選定，如下文所說明。
為此目的，通孔32的圖案32b可在第一層30及第二層31範圍內之主平面所含的第一方向上依次隔開第一間距A。通孔32的圖案32b可在第一層30及第二層31範圍內之主平面所含的第二方向上依次隔開第二間距B，其與第一間距不同。第一方向及第二方向最好互為垂直。這些間距是從圖案 32b 的通孔中心到下一個圖案 32b 的對應通孔中心二者之間的距離，如圖1B所例示。該間距A及/或B最好為恆定，即每個圖案重複時的間距基本上相同。
這些間距A及B其中一者及/或另一者基本上在50 µm及300 µm之間，優選在100 µm及200 µm之間。依該所需陣列幾何形狀而定，這些間距可彼此不同或彼此等同。
依照一較佳示例，底材3包括通孔32的單一圖案32b，最好是包括單一通孔32。依照此示例，對於每個圖案而言，每個通孔32以基本上完全相同的間距A及B而與相鄰通孔32隔開。該間距A及B最好是彼此等同。
依照圖3A及圖3B之示例，該些通孔32形成複數個組群32a、32a'、32a''，即至少兩個或更多個組群。每個組群32a、32a'、32a''可包括上文所述之圖案32b。不同組群的圖案32b、32b'、32b''可為不同，如圖3B所例示。
(該些)圖案32b可在第一層30及第二層31範圍內之主平面的一個方向(最好是兩個不同方向)上重複，涵蓋這些方向上至少80%的底材3。通孔32的圖案32b最好在第一層30範圍之主平面內重複，涵蓋第一層30範圍之主平面的至少80%，最好是至少90%，甚至最好是至少95%。通孔32的圖案32b最好進一步在底材3範圍之主平面內重複，涵蓋底材3範圍之主平面的至少80%，最好是至少90%，甚至最好是至少95%。因此，通用底材3在其表面的很大部分包含一個或多個通用的通孔32陣列，以便製作微電子元件，如下文所詳述。尤其，這些通孔32可依照所需架構而選定，而通用底材3可適於製作不同微電子元件。
依照一示例，部分(最好是每個)通孔32的高度，大於或等於底材3厚度的50%，最好是大於或等於底材3厚度的70%。
該些通孔32可進一步地具有多種組構其中一者，或者多種結構其中一者。舉例來說，該些通孔32可為至少局部空心及/或至少局部被填充固體材料。以下參考圖2A至圖2C例示說明通孔的不同組構。通孔的重複圖案32b未繪出。
依照一示例，通孔32的側壁320可由介電材料製成，且通孔32可被填充導電材料323或半導體材料323。此組構與FEOL步驟相容。
通孔32的側壁320可由介電材料製成，且通孔32可為空心。依照這些示例，至少側壁320及底壁321由介電材料製成。頂壁322可由介電材料或半導體材料或壓電材料製成，下文說明製作底材3之方法時將詳述。
依照另一示例，通孔32的側壁320可由介電材料製成，且通孔32以第一層30的材料填充。依照此示例，通孔的底壁321可在其末端垂直於側壁320。底壁可能無法經由材料的改變而實體上成形，如圖2A中虛線所例示。
依照另一示例，通孔32可為空心，且未被介電材料製之側壁包圍。通孔32的側壁320可由第一層30的材料製成。
當通孔32為空心時，其未被固體材料填充。通孔32最好在小於或等於環境壓力的壓力下，被空氣、氮氣或氬氣等氣體填充。
當至少底壁321及側壁320爲介電材料製成時，若通孔32被導電或半導體材料填充，則其將與第一層30及其他通孔32電氣絕緣。作爲替代方案，通孔32的壁，特別是側壁320，可由半導體材料製成，且更特定而言由與第一層30的材料相同的材料製成。通孔32的電氣絕緣可之後在以底材3製作微電子元件的過程中完成，此將於下文說明。
該些通孔可具有橫向尺寸D 32，例如直徑，基本上小於或等於30 µm，優選基本上在1 µm及30 µm之間，更優選基本上在5 µm及15 µm之間，且甚至更優選在8 µm及12 µm之間。因此，側向尺寸D 32小於TSV後穿孔的常規尺寸，這樣可在第一層30及第二層31範圍內之主平面內，底材3的同一表面有較多的通孔32，即通孔32的密度較大。該些通孔的縱向尺寸L 32可爲層30的厚度L 30的數量級，通孔32非貫穿通孔。L 32可基本上小於或等於200 µm，最好是基本上在50及150 µm之間，例如基本上等於100 µm。這些長度範圍利於在微電子元件4的製作過程中形成底材3的導電或半導體貫通部件，例如穿過通孔32之貫通互連(through-interconnection)。
通孔32可進一步具有複數個部分，每個部分具有組構，該些組構依部分而有不同。舉例來說，一通孔的第一部分32c可具一種組構，而第二部分32d具不同組構，如圖2A及圖2B所例示。通孔的側向尺寸D 32可在該些部分(例如第一部分32c及第二部分32d)為不同。特別是，第一部分可被填充，而第二部分可為空心。這樣可以減少通孔尺寸，同時方便穿過空心部分。
通孔32可具有基本上5或更大的尺寸規格，且最好是10或更大。「尺寸規格」一詞意指最長尺寸與最短尺寸之比。在本說明書中，尺寸規格F為F = L 32/D 32。此尺寸規格便於在元件製作過程中形成導電或半導電貫通部件，例如穿過通孔32之貫通互連，以及提高底材上通孔32的密度。
如圖2C所例示，通孔可在諸如基本上平行於第一層30及第二層31範圍內之主平面的平面中，具有正方形、多邊形或圓柱形的剖面。通孔32最好為圓柱形。
依照圖2A及圖2B之示例，通孔32可包括一細槽35，其被組構成改善通孔32的電氣絕緣。因此，底材3特別適於高頻應用，及/或在需要高電阻率底材的應用中替代高電阻率底材。為此，在第一層30及第二層31範圍內之主平面內，通孔32的橫截面整體被細槽35包圍。細槽35可圍繞通孔32，涵蓋通孔縱向尺寸L 32的至少一部分。該些細槽35最好是被設置成使通孔32彼此絕緣，而一細槽35最好是圍繞單一通孔32。該些細槽35最好彼此不接觸。更特定而言，細槽35可從第二層31延伸到第一層30之一部分。應注意的是，在上文所述之組構任一者中，細槽35都可設置成環繞通孔32。細槽可爲其所圍繞之通孔組構提供改進的介電絕緣。
每個細槽35最好被埋置，即未貫通至底材3的曝露表面3a、3b任一者。因此，每個細槽35界定出一封閉空間。每個細槽35可為空心而未被填充固體材料。然後，每個細槽35最好在小於或等於環境壓力之壓力下，被空氣、氮氣或氬氣等氣體填充。每個細槽35(最好是整個)可被固體材料填充，例如被介電材料填充。
每個細槽35可被側壁350、底壁351以及與底壁351相對之頂壁352包圍。底壁351朝向該底材的後表面3b設置，而頂壁352朝向底材3的前表面3a設置。在這些壁中，至少底壁351及側壁350可由介電材料(例如SiO 2)製成。如圖2A所例示，所有壁都可由介電材料製成。細槽35可被提供成與第一層30的表面(例如圖2A及圖2B所繪的通孔32)齊平。頂壁352可由與第二層31相同的材料製成。取決於所考慮之層，所有壁可由與其伸入或鄰接者相同的材料製作，例如介電、半導體或壓電材料。
如圖2A及圖2B所繪示，每個細槽35可具有縱向尺寸(相當於深度) L 35，其基本上等於或小於通孔的縱向尺寸L 32，例如等於正負5 µm。
如圖2A及圖2B所例示，每個細槽35可在通孔32的任一側上具有一橫向尺寸D 35(例如直徑)，其基本上小於或等於50 µm，最好是基本上在20 µm及30 µm之間。每個細槽35可具有寬度，其基本上小於或等於5 µm，例如基本上在2及4 µm之間。因此，與通孔32的尺寸類似，在獲得高密度的通孔 32 的同時，還能提高電氣絕緣性能。在協同作用下，在通孔32彼此靠近時使用這些細槽35特別有利，就像底材3上的高密度通孔32可改善其電氣隔離一樣。舉例來說，「高密度」意指該間距A及/或B小於或等於100 µm。也可以規定不同細槽35之間的尺寸相同或不同。
取決於細槽35在第一層30及第二層31範圍內之主平面內的尺寸，前述間距可調配成使該些細槽35彼此隔開。每個細槽35可為圓柱形，最好是與其所圍繞之通孔32同中心。
當底材3包括複數個組群32a時，每個組群可具有一通孔組構，或者複數個組構部段。不同組群32a的通孔組構32可彼此不同。最好是，單一組群32a的每個通孔32具有相同通孔組構，或者複數個組構部段。再者，通孔32的尺寸可在不同組群32a之間變化。最好是，在相同組群32a中的每個通孔32具有相同尺寸。通孔32的截面積可進一步在不同組群32a之間變化。最好是，單一組群32a中的每個通孔32具有相同截面積。
如圖1A、圖1B及圖3A、圖3B所例示，底材3可包括至少一標記34，以使底材3能與其他元件對準。這樣一來，在微電子元件製作方法的過程中，通孔32的放置會更加可靠。標記34可由第一層30及/或第二層31之介電材料層的一個或多個部分形成。應注意的是，熟習此領域技術者可設想到該標記的其他變化例，例如設置在底材3的前表面3a或後表面3b上。
現在參照圖4A至圖5D，說明製作底材3的方法。
該方法包括提供一子底材1。子底材1包括至少一第一層10，其旨在形成底材3的第一層30，如圖4A及圖5A所例示。依照未繪出之示例，子底材1可更包括一表面層，其旨在形成底材3的第二層31的至少部分。該表面層最好以介電材料為主或由其製成。再者，子底材1在第一層10或表面層11處具有曝露表面1a。
如圖4A及圖5A所例示，通孔32可經由蝕刻，且最好是經由深反應性離子蝕刻(deep reactive ion etching，DRIE)形成。為此，該蝕刻步驟可包括施加一光罩12，其包括開孔120，將從其蝕刻出通孔32，如圖5A所例示。光罩12最好為樹脂光罩。該光罩可為硬式，例如施加樹脂光罩12，然後蝕刻介電材料的表面層11、去除光罩，並使用因此而形成之「硬式」氧化物光罩蝕刻第一層10。應注意的是，表面層11可在通孔32已被蝕刻之後去除，且通孔32可透過之後沉積介電層而爲電絕緣。
該蝕刻最好被組構成可達成上述之通孔32特性，包括其尺寸及間距。舉例來說，光罩12的尺寸及/或蝕刻時間及速度將為此而調整。
該蝕刻被組構成只蝕刻通孔32的外圍。如圖4A所例示，細槽320'可被蝕刻，該細槽320'旨在形成通孔32的側壁320。作爲替代方案，如圖5A所例示，通孔32基本上可在其整個體積上被蝕刻。
為形成介電材料的側壁320，該方法接着可包括形成一介電材料，以形成側壁320。如圖4B所例示，細槽320'可被介電材料填充(最好是全部填充)。為此目的，該介電材料(例如二氧化矽SiO 2)可被沉積。此沉積可能是來自含氧及矽之氣體前驅物之化學氣相沉積(簡稱CVD)，例如四乙基矽氧烷(簡稱TEOS)，或者視需要而與氧結合之化學式SiH 4的矽烷。舉例來說，該沉積是次大氣壓(sub-atmospheric) CVD (簡稱SACVD)或電漿增強化學相沉積(簡稱PECVD)。
當通孔32基本上在其整個體積上被蝕刻時，形成該介電材料可在側壁320及底壁321上執行，如圖5B所例示。此形成可透過上文所述之介電材料沉積而完成。作爲替代方案，此形成可經由熱氧化(例如在含氧大氣中基本上1050°C的溫度下)完成。
形成該壁320、321被組構成使得介電材料的壁320、321的尺寸基本上在50 nm及600 nm之間，且最好是基本上400 nm。對於側壁320而言，此尺寸爲橫向尺寸。對於底壁321而言，此尺寸是縱向尺寸。舉例來說，熱氧化時間或沉積時間及/或沉積速率可為此而調整。
當通孔32基本上在其整個體積上被蝕刻時，且最好是在形成介電材料的壁320、321之後，通孔32可被導電或半導體材料323填充，如圖5C所例示。導電材料可爲金屬，例如銅或鎢。半導體材料可爲多晶矽(通常稱為Poly-Si)。此填充最好透過在通孔32中沉積材料323而完成。舉例來說，沉積Poly-Si通常藉由LPCVD (低壓化學氣相沉積)完成。
依照上述形成些通孔之步驟，可得到前文說明之通孔32的不同組構。舉例來說，可從圖5A繼續與供體子底材2接合，以得到無介電材料側壁320之空心通孔32。舉例來說，可從圖5B繼續與供體子底材2接合，以得到具介電材料側壁320及底壁321之空心通孔32。
為了得到具有數個部分(每個部分具有一組構)之通孔，可進行蝕刻及沉積的組合，或者甚至轉移底材層1以封閉該底材後面之通孔。
光罩12可能在形成介電材料之後，或者甚至在以材料323填充通孔32之後去除。作爲替代方案，光罩12可在形成介電材料製成之該些壁之前去除。若層11已被用作硬式光罩，最好也將其去除。
在形成該些通孔的同時或之後，本發明之方法可包括形成標記34的一步驟。爲此目的，該光罩可更包括用於蝕刻之開孔(在此未繪出)，例如從第二層31進入到第一層30之開孔。該些開孔可在形成該些壁時被介電材料填充。形成標記34可與這些步驟分開，例如透過對標記34施加特定光罩、蝕刻與填充該些開孔。若形成標記34與這些步驟分開，則事前執行具優勢，以作爲定位通孔32之標記。
形成該些細槽35可包括與蝕刻通孔32，以及形成介電材料製成之壁相同的步驟。該些細槽35可與通孔32同時形成，光罩12包括之開孔對應於待蝕刻的細槽35。作爲替代方案，該些細槽35可在通孔32被蝕刻之前或之後蝕刻，例如透過施加光罩且具體對該些細槽35蝕刻。依照一示例，在該些細槽35及通孔32已被蝕刻之後，介電材料可如先前說明形成在該些壁350、351、320、321處。作爲替代方案，該些細槽35可於介電材料已形成在該壁320及321處之後形成。也可以規定，進一步地形成介電材料在壁350、351處進行，依照先前所說明之方法。作爲替代方案，蝕刻該些細槽35後，可不接著在該壁350及351處形成介電材料。在一實施例中，該些細槽35及通孔32可能沒有介電材料製成之壁。
在形成通孔32且在適當情況下形成細槽35之後，這些結構可被覆蓋，以在子底材1與供體子底材2接合時被埋置。因此，該方法可包括提供一供體子底材2，其具有一曝露表面2a'。下文描述的接合方法可適用於上文所述全部示例。
如圖4D所例示，載體子底材1及供體子底材2可透過使其各自表面1a、2a直接黏附接觸而結合。然後，供體底材2可被薄化，例如透過已知的Smart-Cut®法切開。
為此，在該些表面1a、2a接觸之前，該組裝件可包括在供體子底材2的表面2a的一非零深度處形成一脆化區22。此脆化區22係透過諸如植入離子(如氫離子及/或氦離子)而形成。應注意的是，用於形成脆化區之任何其他技術亦可設想到，特別是在SOI類型堆疊法中所使用之技術。
在接合載體子底材1及供體子底材2之後，該方法可包括在脆化區22分離供體子底材2的一表面層，如圖4D至圖4E所例示。此分離可以熟習此領域技術者已知之步驟，透過熱力或機械方式完成。
在分離之後，所得到的表面3a可能不平整。可對表面3a進行化學及/或機械及/或熱及/或離子束拋光、平滑或化學修復，以使表面3a具有適於後續製程之合適晶質及粗糙度。用於使半導體且特別是矽基表面平滑之任何化學機械研磨(CMP)或熱研磨方法皆可考慮。
依照一示例，供體子底材2包括一層20，其以一半導體材料為主或由其製成，例如矽(且更特定而言單晶矽)或一壓電材料。供體子底材2可更包括一層21，其以一介電材料為主或由其製成，例如二氧化矽SiO 2。
依照一示例，以介電材料為主之層21可形成供體子底材2的表面層。特別是，可將介電材料(例如氧化矽)直接鍵合到介電材料(例如氧化矽)。在接合之後，層21及層11將形成底材3的第二層31。因此，其各自厚度可被選定以得到所需厚度L 31。依照此示例，應可理解，通孔32的頂壁322以及(如有必要)細槽35的頂壁352可由介電材料形成。
作爲替代方案，介電材料(例如氧化矽)可直接鍵合到載體子底材1的層10的半導體。在接合之後，層21將形成底材3的第二層31。依照此示例，應可理解，通孔32的頂壁322以及(如有必要)細槽35的頂壁352可由介電材料形成。
在一示例中，層20可形成供體子底材2的表面層。直接鍵合介電材料(例如氧化矽)、半導體或壓電材料可達成。在接合之後，層20將形成底材3的第二層31，且中間介電層將設置在第一層30及第二層31之間。依照此示例，應可理解，通孔32的頂壁322以及(視需要而定)細槽35的頂壁352可由半導體或壓電材料形成。
在一示例中，層20可形成供體子底材2的表面層。將半導體或壓電體直接鍵合到半導體(且特別是矽)，可在層20以半導體或壓電材料為主時達成。在接合之後，層20將形成底材3的第二層31。
應注意的是，為了接合，最好在鍵合介面處具有厚度至少10 nm的介電材料(特別是氧化物)，以避免出現缺陷。
以下參照圖6A至圖8D，說明製作微電子元件4的方法。
在此方法中，通孔32可用於建立互連。或者或此外，通孔32可用於形成微電子元件的各部分，而不必然是金屬互連(例如MEMS元件中的金屬互連)。
該方法可包括提供底材3。該方法可包括沉積組件層，例如電晶體、二極體、記憶體點。舉例來說，此沉積可包括FEOL的步驟。
如圖6D所例示，本發明之方法可包括在底材3的前表面3a上沉積至少一層部分40，也稱為一元件部分40。在下文中，沉積數個部分40應認為是非限制性的。或者或此外，(該些)元件部分可被蝕刻到底材3的曝露前表面3a中。
這些層部分40可爲金屬，且尤其可形成金屬互連。通常這些金屬部分40可用於重新分配電信號。這些金屬部分亦可稱為金屬化層(metallization levels)。可能有多個金屬部分40，而這些部分之間具有互連。舉例來說，此沉積可包括BEOL的步驟。
在下文中，假定(但不受此限制)這些層部分40是金屬，且被蝕刻的通孔32用於建立互連。以下步驟完全適用於微電子元件4的非金屬部分40被沉積及/或蝕刻之情況。
沉積至少一層部分40可在形成通孔32之後，且視需要地，在形成傳導或半導體部件45之後或之前完成。
為了便於搬運底材3，該方法可包括依照該些製作步驟，在底材3的曝露前表面3a及/或曝露後表面3b的一側安裝一固持件41。舉例來說，安裝可透過鍵合410方式完成，如圖6B所例示。這進一步地保護在底材3的表面上所製作之沉積物。該方法可更包括卸除此固持件41，例如當有必要接近被固持件41覆蓋之表面時，或者在該方法結束時。
該方法包括蝕刻至少一個通孔32，以在該底材的一部分40、通孔32及後表面3b之間達成至少電氣連續性。爲此目的，以下說明幾個可能的示例。為了簡化圖式起見，該些部分40未繪示在所有圖式中。在下文中，蝕刻多個通孔32將視為非限制性的。
該方法最好包括只選定該些通孔32的一部分，以界定出一群待蝕刻通孔32'。因此，從通用底材3，只有感興趣之通孔可用於製作微電子元件4。在下文中，該方法包括此選定，且只使用該些通孔32的一部分而非全部(但不受此限)。
依照第一示例，如圖6A至圖6D所例示，孔穴43可形成在前表面3a上以抵達通孔32'。爲此目的，可對底材3的前表面施加光罩42。該光罩可包括開孔420，或者被蝕刻以呈現該些開孔420。該光罩可爲硬式光罩，例如以SiO 2為主或由其製成。舉例來說，該光罩可透過PECVD沉積而成。
孔穴43可被蝕刻以抵達通孔32'，更特定而言抵達頂壁322且最好突出其頂壁322，如圖6A所例示。爲此目的，可進行例如SF 6矽蝕刻。為了避免底材污染，蝕刻最好不要在此時曝露出通孔32'的傳導材料。若後續將製作主動元件，則這確實可能有害。為了更新通孔的傳導材料323，該方法可包括RIE (反應性離子蝕刻)以打開孔穴的底部，亦稱「回蝕」。通孔的導電材料最好在介電壁450形成之後才曝露出來。
一旦孔穴43已形成，該方法就可包括沉積一導電或半導體部件45。此部件45可以金屬材料45 (例如電解銅或CVD鎢)為主或由其製成。作爲替代方案，此部件45可以半導體材料(例如poly-Si)為主或由其製成。沉積可被組構成以金屬材料填充孔穴43，以形成電氣互連或元件部分40，如圖6D所例示。
從底材3的後表面3b，第一層30可能被蝕刻直到其與通孔32的底壁321齊平或延伸超出底壁321。爲此目的，第一層30可被薄化，且透過蝕刻第一層30的材料而被蝕刻。底材3的整個後表面3b都可能被蝕刻。以這種方式，將抵達所有通孔32。
在一示例中，蝕刻可爲層材料30相對於通孔壁32介電材料之選擇性蝕刻。舉例來說，該蝕刻可以是矽相對於二氧化矽SiO 2的選擇性蝕刻，其使用SF 6等前驅物之反應性離子蝕刻。「材料A相對於材料B之選擇性蝕刻」一詞意指材料A的蝕刻速度是材料B的蝕刻速度的10倍，最好是100倍。作爲替代方案，底材3的局部機械薄化可經由選擇性電漿或化學蝕刻達成。然後，介電材料的壁可相對於第一層30的材料被選擇性蝕刻，以打開通孔32'。只有某些通孔32'可經歷此選擇性蝕刻。舉例來說，介電材料的蝕刻可爲反應性離子蝕刻。半導體材料的蝕刻可類似於對層30所進行的蝕刻。
作為替代例或除此之外，也可設想到藉助具有對應與待蝕刻通孔32'之開孔之光罩，從後表面3b進行局部蝕刻，並以導電或半導體部件填充被蝕刻的孔穴。
在底材3的前表面3a及/或後表面3b上沉積導電或半導體部件之前，該方法最好包括形成由介電材料製成之壁450，以將該部件與所經過的層隔離開來，如圖6C所例示。該些壁450可經由以PECVD沉積例如SiO 2而形成。此沉積最好為足夠保形，以覆蓋孔穴43的兩側。這可防止底材3的短路。
然後，該方法可包括一沉積，其被組構成以一金屬或半導體層46覆蓋底材3的曝露後表面3b的至少一部分，以在底材3的元件部分40、通孔32及後面3b之間提供連續性，如圖6D所例示。
該方法可更包括下列至少一者，最好是在形成孔穴43及沉積層46之間： 去除光罩42， 鈍化底材3的曝露後表面3b，例如透過形成一介電材料層44，也已知為一鈍化層44。此形成可透過沉積一介電材料而完成，例如上文所說明， 蝕刻層44，以便去除可能已形成在通孔32'處之任何氧化物層。此可能的氧化物層可能限制部分40上電氣接觸的恢復。
依照圖7示例，此方法也適用於具有介電材料製成之側壁且被與第一層30相同的材料填充之通孔。可採用與上文所述相同的步驟。
圖8A至圖8D說明另一示例，其中通孔32為空心。如上文所述，孔穴43可與該些待蝕刻通孔32'相對應形成，以便打開通孔32。
當待蝕刻通孔32'的壁並非由介電材料製成時，該方法可包括依照前文所述製作底材3之方法，至少在側壁320處形成一介電層。如圖8B所例示。此外，由介電材料製成之壁450有利地形成在被蝕刻的孔穴43處。
然後，通孔32'可被導電或半導體部件45填充。參照前述示例，接下來說明之步驟可能適用。
在一變化例中，蝕刻可從底材3的一側進行直到打開通孔32'並繼續，以形成至少一個孔穴43 (例如電氣連接孔穴43)，並從底材3的前面或後面抵達底材3的另一側。該方法可更包括上文所述之其他步驟，以得到圖8D所繪元件。
如圖9A至圖9C所例示，所說明之示例亦可適用於當通孔32沿著單一通孔32具有複數個被組構部段時。舉例來說，被導電或半導體材料填充之部分可以部件45連結。在形成由介電材料製成之壁以便使通孔32絕緣之後，通孔32的空心部分可至少局部被層46及/或另一部件45填充。
所說明之示例亦可適用於當通孔32包括細槽35時。為了不在細槽中填充傳導或半導體部件，光罩42中的開孔420可被設置成不允許蝕刻該些細槽35。在形成孔穴43之後的步驟中，該些細槽35最好維持封閉且未被部件45填充。
從前述說明內容可清楚得知，本發明提供一種底材、一種用於製作該底材之方法，以及一種用於製作微電子元件以促進在微電子元件中製作通孔之方法。
本發明不限於前文所述實施例，且延伸至本發明所涵蓋之所有實施例。本發明不限於前文所述示例。許多其他具體實施例都有可能，例如透過組合先前所述的特徵，而未悖離本發明的範疇。再者，關於本發明的一面向所述特徵，可能與本發明的另一面向組合。
特別是，該底材可能具有其製作過程中產生的任何特徵，反正，該製作方法可包括被組構成達成該底材特性之任何步驟。用於製作微電子元件之方法可實施該底材的任何特徵。
在所述示例中，半導體材料是矽。應注意的是，本發明可適用於可能被摻雜的其他單晶或多晶半導體，特別是矽、鍺、矽鍺、碳化矽、III-V族材料(例如AlN、GaN、InN、InGaAs、GaP、InP、InAs、AsGa等)及II-VI族材料。介電材料可爲半導體氧化物或氮化物，例如SiO 2、SiN、Al 2O 3。壓電材料係選自鉭酸鋰(LiTaO 3)、鈮酸鋰(LiNbO 3)、鈮酸鉀鈉(K xNa 1-xNbO 3或KNN)、鈦酸鋇(BaTiO 3)、石英、鋯鈦酸鉛(PZT)、鈮酸鉛鎂及鈦酸鉛(PMN-PT)的化合物、氧化鋅(ZnO)、氮化鋁(AlN)或氮化鋁鈧(AlScN)；當然亦可使用其他材料。
1:載體子底材 1a,2a,2a':曝露表面 2:供體子底材 3:底材 3a:前曝露表面 3b:後曝露表面 4:微電子元件 10,30:第一層 11,20,21:表面層 12,42:光罩 22:脆化區 31:第二層 32:通孔 32':待蝕刻通孔 32a,32a',32a'':組群 32b,32b',32b':圖案 32c:第一部分 32d:第二部分 33:第三層 34:標記 35,320':細槽 40:層部分 41:固持件 43:孔穴 44:鈍化層 45:導電或半導體部件 46:導電或半導體層 120,420:開孔 320,350:側壁 321,351:底壁 322,352:頂壁 323:導電或半導體材料 410:鍵合 450:介電壁 A:第一間距 B:第二間距
本發明的用途、目的、特徵及優勢，將經由所附圖式例示之實施例而更加彰顯，其中：圖1A及圖1B分別繪示在依照一示範實施例之底材的第一層及第二層範圍之主平面中所取得之剖面圖及截面圖。圖2A至圖2C繪示不同通孔組構的剖面圖。圖3A及圖3B分別繪示依照又一示範實施例之底材的第一層及第二層範圍之主平面中的剖面圖及截面圖。圖4A至圖4E繪示依照一示範實施例之底材製作方法的該些步驟的剖面圖。圖5A至圖5D繪示依照又一示範實施例之底材製作方法的該些步驟的剖面圖。圖6A至圖6D繪示依照一示範實施例之微電子元件製作方法的該些步驟的剖面圖。圖7及圖8A至圖8D繪示依照另兩個示範實施例之微電子元件製作方法的該些步驟的剖面圖。圖9A至圖9C繪示依照示例之微電子元件製作方法的該些步驟的剖面圖，其中通孔包括複數個部分，每個部分具有一不同組構。
該些圖式係作為示例且沒有在任何方面限制本發明。這些圖式係促進理解本發明之基本概要示意，且不必然符合實際比例。特別是，該些子底材、底材、層、通孔及壁的相對尺寸並未按實際比例繪製。
3:底材
3a:前曝露表面
3b:後曝露表面
30:第一層
31:第二層
32:通孔
32a,32a":組群
33:第三層
34:標記
320:側壁
321:底壁
322:頂壁

Claims (20)

  1. 一種底材(3)，其包括： 基於一半導體材料之一第一層(30)， 在該第一層(30)上方之一第二層(31)， 其特徵在於，該底材(3)包括從該第二層(31)延伸到該第一層(30)之一部分的複數個埋置通孔(32)，每個通孔(32)被一側壁(320)、一底壁(321)以及與該底壁(321)相對之一頂壁(322)包圍，且其特徵在於，該複數個埋置通孔(32)中的至少一組群(32a)，在該第一層(30)及第二層(31)範圍之主平面的至少一個方向上，形成一重複圖案(32b)。
  2. 如請求項1之底材(3)，其中每個通孔(32)至少有一橫向尺寸在1 µm及30 µm之間。
  3. 如請求項1或2之底材(3)，其中至少一些通孔(32)的深寬比大於或等於10，最長尺寸被定向成沿著該第一層(30)及第二層(31)的厚度。
  4. 如請求項1至3任一項之底材(3)，其中在一組群(32a)的通孔(32)之內，兩個連續的通孔(32)重複圖案(32b)在該第一層(30)及第二層(31)範圍之主平面的至少一個方向上，被一恆定間距隔開，該間距在50 µm及300 µm之間。
  5. 如請求項1至4任一項之底材(3)，其中該底材(3)包括單一組群(32a)的通孔，其構成包含單一通孔(32)之一圖案(32b)，每個通孔(32)與最近的相鄰通孔(32)在該第一層(30)及第二層(31)範圍之主平面的兩個不同方向上，被一恆定間距隔開。
  6. 如請求項1至4任一項之底材(3)，其中該底材(3)包括複數個組群(32a, 32a', 32a'')的通孔(32)，每個組群形成一圖案(32b, 32b', 32b'')，該圖案在該第一層(30)及第二層(31)範圍之主平面的至少一個方向上重複。
  7. 如請求項1至6任一項之底材(3)，其中至少一個通孔(32)具有以下通孔組構當中至少一者： 該通孔(32)的側壁(320)由一介電材料製成，且該通孔(32)被一導電或半導體材料填充，或者該通孔(32)爲空心， 該通孔(32)的側壁(320)由一介電材料製成，且該通孔(32)被該第一層(30)的材料填充， 該通孔(32)的側壁(320)由該第一層(30)的材料製成，且該通孔(32)爲空心。
  8. 如請求項7之底材(3)，其中至少一個通孔(32)在一第一部分(32c)上具有一第一通孔組構，且在一第二部分(32d)上具有與該第一通孔組構不同之一第二通孔組構，該第一部分(32c)及第二部分(32d)沿著該第一層(30)及第二層(31)之厚度依次延伸。
  9. 如請求項8或9並結合請求項6之底材(3)，其中至少一個組群(32a, 32a', 32a'')具有至少一通孔組構是與另一個組群(32a, 32a', 32a'')不同的。
  10. 如請求項1至9任一項之底材(3)，其中該至少一個組群(32a)的圖案(32b)在該第一層(30)及第二層(31)範圍之主平面的至少一個方向上重複，該圖案在該方向上涵蓋該底材(3)的至少80%。
  11. 一種用於製作如請求項1至10任一項之底材(3)之方法，其包括： 提供一載體子底材(1)，其包括基於一半導體材料之至少一第一層(10)，該載體子底材(1)具有一曝露表面(1a)， 形成複數個通孔(32)，使該些通孔(32)從該曝露表面(1a)延伸至該第一層(10)的一部分，每個通孔被一側壁(320)及一底壁(321)包圍，至少一個組群(32a)的通孔(32)在該第一層(30)及第二層(31)範圍之主平面的至少一個方向上，形成一重複圖案(32b)， 提供一供體子底材(2)，其包括具有一曝露表面(2a)之一表面層(20, 21)， 經由其曝露表面(1a, 2a)接合該載體子底材(1)及該供體子底材(2)以覆蓋該些通孔(32)，每個通孔被該側壁(320)、該底壁(321)，以及與該底壁(321)相對之一頂壁(322)包圍。
  12. 如請求項11之方法，其中形成該複數個通孔(32)包括，對於至少一個組群(32a)的通孔以及在這些通孔(32)的至少一第一部分(32c)上，蝕刻該通孔(32)的至少一外圍。
  13. 如請求項12之方法，其中形成該複數個通孔(32)包括，在蝕刻該通孔(32)的至少一外圍之後，至少在該通孔(32)的被蝕刻外圍上形成一介電材料，以從該介電材料形成該通孔(32)之側壁(320)。
  14. 如請求項13之方法，其中，在蝕刻該通孔(32)的至少一外圍的過程中，該通孔(32)基本上在其整個體積上被蝕刻，且形成該複數個通孔(32)包括，在該通孔(32)的被蝕刻外圍上形成一介電材料以從該介電材料形成該通孔(32)之側壁(320)之後，沉積一導電或半導體材料，以至少局部填充該通孔。
  15. 如請求項11至14任一項之方法，其中形成該複數個通孔(32)包括形成複數個組群(32a, 32a', 32a'')的通孔(32)，每個組群形成一圖案(32b, 32b', 32b'')，該圖案在該第一層(30)及第二層(31)範圍之主平面的至少一個方向上重複。
  16. 一種用於製作一微電子元件(4)之方法，其包括以下步驟： 提供如請求項1至10任一項之一底材(3)及/或依照請求項11至15任一項之方法所製作之一底材(3)，其具有一前曝露表面(3a)及一後曝露表面(3b)， 在該底材(3)的前曝露表面(3a)或後曝露表面(3b)至少一者上，透過沉積而形成該元件(4)的至少一層部分(40)，及/或透過蝕刻該底材(3)的前曝露表面(3a)或後曝露表面(3b)當中至少一者，以形成該層部分(40)， 至少在一通孔處，蝕刻穿透該底材(3)的前曝露表面(3a)或後曝露表面(3b)其中一者，直到抵達該通孔，以及： 繼續蝕刻以到達該元件(4)的至少一層部分(40)，或 在該至少一通孔處，蝕刻穿透該底材(3)的前曝露表面(3a)或後曝露表面(3b)的另一者，直到抵達該通孔， 沉積至少一導電或半導體部件(45)，以便爲至少該通孔(32)及該元件層部分(40)提供電氣連續性。
  17. 如請求項16之方法，其中該方法包括從該複數個通孔(32)中選定至少一個待蝕刻通孔(32')，只有該複數個通孔(32)中的一些被選定爲待蝕刻通孔(32')。
  18. 如請求項17之方法，其中選定至少一個待蝕刻通孔(32')包括對該底材(3)的前曝露表面(3a)或後曝露表面(3b)施加一光罩(42)，該光罩包含位置與該至少一個待蝕刻通孔(32')相對應之開孔(420)，接著進行蝕刻，以抵達該至少一個待蝕刻通孔(32')。
  19. 如請求項17或18之方法，其中，當該方法實施蝕刻穿透該底材(3)的前曝露表面(3a)或後曝露表面(3b)的另一者直到抵達該通孔時，從該複數個通孔(32)中選定至少一個待蝕刻通孔(32')包括對該底材(3)的前曝露表面(3a)或後曝露表面(3b)的另一者施加一光罩(42)，該光罩包含位置與該至少一個待蝕刻通孔(32')相對應之開孔(420)，且該方法更包括一蝕刻，以抵達該至少一個待蝕刻通孔(32')。
  20. 如請求項16至19任一項之方法，其中該導電或半導體部件(45)之沉積被組構成以一導電或半導體層(46)進一步地覆蓋該底材(3)的前曝露表面(3a)及/或後曝露表面(3b)的至少一部分。
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