KR100860546B1 - 새로운 미세 전자적 구조, 마이크로 시스템, 및 그 제조프로세스 - Google Patents

새로운 미세 전자적 구조, 마이크로 시스템, 및 그 제조프로세스 Download PDF

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Abstract

본 발명은 표면층(2), 적어도 하나의 매립층(4) 및 지지체를 포함하는 반도체 구조를 제조하는 프로세스에 관한 것으로서, 제1 지지체 상에 제1 물질을 포함하는 제1 층(44) 및 제1층 내에 제1 물질의 식각율에 비하여 큰 식각율을 가지는 제2 물질을 포함하는 적어도 하나의 영역(26, 28)을 형성하는 단계; 및 이러한 구조를 제2 지지체 상에 어셈블링하고 이러한 두 지지체들 중의 하나를 박형화하여 표면층(2)을 형성하는 단계를 포함한다.
미세 전자적 구조, 제조 프로세스, 매립층, 식각율, 어셈블링

Description

새로운 미세 전자적 구조, 마이크로 시스템, 및 그 제조 프로세스{New structure for microelectronics and microsystem and manufacturing process}
본 발명은 반도체 요소들 또는 MEMS 형 장치들, 특히 SOI 장치들 또는 SOI 형 장치들을 위한 새로운 구조의 형성에 관한 것이다.
많은 MEMS(Micro Electro Mechanical Systems) 마이크로 시스템들은, 특히 캐비티 상에 단결정 실리콘 부유 멤브레인들을 얻기 위하여 사용할 수 있는 SOI(Silicon On Insulator) 물질들을 사용하여 형성한다.
SOI형 물질들은 일반적으로 실리콘 산화물인 절연층(4) 상에 단결정 실리콘으로 형성된 표면층(2)을 포함하는 구조들이다(도 1). 예를 들어, 상기 구조들은 표면이 산화된 실리콘 웨이퍼(6)와 다른 실리콘 웨이퍼를 분자 결합을 이용하여 어셈블링(assembling)하여 형성한다.
상기 어셈블링 단계는 두 개의 웨이퍼들의 표면을 준비하는 단계, 상기 웨이퍼들을 접촉시키는 단계, 및 열처리 하는 단계를 포함한다. 통상적으로, 이러한 열처리는 일반적으로 900℃와 1250℃ 사이의 온도에서 2 시간 동안 수행된다.
이어서, 상기 두 웨이퍼들 중에 적어도 하나는 박형화되고, 이에 따라 절연층(4) 상에 얇은 반도체 층(2)이 잔류한다.
예를 들어 단결정 실리콘으로 형성된 얇은 부유(suspended) 멤브레인은, 일부의 마이크로 시스템들의 제조에 때때로 필수적일 수 있다.
구성 요소 제조자들은 이러한 멤브레인을 얻기 위하여 SOI 물질들의 웨이퍼들을 종종 사용한다. 그들은 장치들을 제조하기 위하여 표면층을 활성층으로 사용하고 매립 산화층을 희생층으로 사용한다.
예를 들어, 매립 산화층(4)이 식각될 수 있도록, 표면 실리콘(2) 내에 개구부(12)가 형성된다(도 2A).
이와 같은 매립 산화물은 일반적으로 화학적으로, 예를 들어 HF을 이용하여 식각되고, 이에 따라 상기 층(4) 내에 캐비티(cavity, 14)를 형성한다(도 2B).
이어서, 홀(12)은 개방되어 있거나, 또는, 예를 들어 물질(예를 들어 실리콘)의 증착에 의하여, 폐쇄될 수도 있다(도 2C). 따라서, 상기 층(2) 내에 부유 멤브레인(16)이 형성되고, 그 상에 또는 그 내부에 마이크로 시스템(18)이 형성될 수 있다(도 2D).
상기 매립층의 식각을 제어하는 것은 통상 어렵다. 특히, 화학 식각을 하는 동안 문제점들이 발생할 수 있고, 또한 식각 용액들은 온도 또는 pH의 함수로서 변화할 수 있으므로, 식각되는 홀과 그 치수들을 제어하는 것이 어렵다.
상술한 방법을 사용하는 경우 야기되는 다른 문제점은, 개구부(12)에 의하여 형성되는 원형의 홀로부터 임의적인 형상의 캐비티, 예를 들어 정사각형 또는 직사각형 또는 다각형 형상의 캐비티를 층(2)의 평면에 형성할 수 없다는 것이다.
화학 식각은 그 원리 상 등방성을 가지며, 개구부(12)에 의하여 한정된 중앙 홀에 집중적으로 일어난다.
대략적으로 직사각형을 닮은 형상을 얻기 위하여, 여러 개의 홀들(12)을 사용하여 시도도 가능하나, 이러한 방법으로 직각들을 얻기는 매우 어렵다.
따라서, 하나의 과제는 부유 멤브레인들 및 이에 의한 캐비티들을, 특히 SOI 웨이퍼들을 사용하는 기술에서, 형성하는 새로운 방법을 구현하는 것이다.
또한, 동일한 과제로서, 상기 캐비티들 상에 압전형, 초전형 또는 자성형 물질을 포함하는 멤브레인들의 제조방법을 구현하는 것이다.
다른 과제는, 통상 반도체형이지만, 그러나 압전형, 초전형 또는 자성형 물질로도 형성될 수 있는 표면층, 매립층, 및 지지체 또는 지지체로서 기능하는 기저층을 포함하는 구조 내에 부유하는 캐비티들 또는 멤브레인들의 형성 가능성이다.
다른 과제는 이러한 캐비티들을 형성한 후 제조되는 어셈블리의 기계적인 안정성이다.
따라서, 과제는, 통상 반도체형이지만, 그러나 압전형, 초전형 또는 자성형으로도 형성될 수 있는 표면층, 매립층 및 지지체 또는 지지체로서 기능하는 기저층, 및 이러한 구조의 기계적 보강 수단을 포함하는 새로운 구조를 구현하는 것이다.
본 발명은, 특히 반도체형, 또는 압전형, 초전형 또는 자성형인 표면층, 어떤 형상을 갖는 적어도 하나의 캐비티를 포함하는 매립층, 및 지지체 또는 지지체로서 기능하는 기저층을 포함하는 구조를 형성할 수 있다.
본 발명은 표면층, 적어도 하나의 매립층 및 지지체를 포함하는 구조를 제조하는 프로세스에 관한 것으로서, 상기 프로세스는
- 제1 지지체 상에 제1 물질을 포함하는 적어도 하나의 제1 층 및 상기 제1 층 내에 상기 제1 물질의 식각율과는 다른 식각율을 가지는 제2 물질을 포함하는 적어도 하나의 영역을 포함하는 제1 구조를 형성하는 단계; 및
- 상기 제1 구조를 제2 지지체와 어셈블링하고, 상기 두 지지체들 중의 적어도 하나를 가능한 박형화하여 표면층을 형성하는 단계를 포함한다.
따라서, 상기 표면층이 형성되기 전에 가장 높은 식각율을 가지는 물질을 포함하는 영역의 형상은 한정되며, 이에 따라 상기 형상은 임의적으로 선택될 수 있고, 따라서, 더 높은 식각율을 가지는 상기 물질이 후속과정에서 식각되는 동안 상기 매립층 내의 캐비티의 형상을 미리 결정될 수 있다.
이는 형상을 선택함에 있어서 넓은 선택의 폭을 제공할 수 있고, 식각될 층 또는 영역의 유연한 식각조건들을 제공하며, 또는 이러한 조건들에의 의존성을 감소할 수 있다.
제1 물질을 포함하는 매립층은, 바람직하게는 후속의 식각에 대하여 상기 제1 물질의 작용과는 다른 작용을 갖도록 선택된, 즉, 상기 제1 물질의 식각율과는 다른 식각율을 갖는, 적어도 하나의 제2 물질을 포함하는 적어도 하나의 영역을 포함한다.
상기 제1 물질과 상기 제2 물질이 다른 식각율을 갖는 에칭은 식각액(reagent)을 이용하여 수행할 수 있다. 건조 식각 또는 습식 식각이 사용될 수가 있다. SiO2와 같은 산화물이 식각되는 경우, 예를 들어 HF을 이용하여, 또는 반응성 이온식각(reactive ionic etching, RIE)을 이용하여 화학 식각을 또한 할 수 있다.
상기 제1 단계는 적어도 하나의 캐비티를 형성하기 위하여 상기 제1 층을 식각하는 단계 및 이어서 상기 캐비티 내에 상기 제2 물질을 증착하는 단계를 포함할 수 있다.
예를 들어, 상기 어셈블링은 분자 결합 또는 접착(gluing)에 의하여 형성될 수 있다.
상기 어셈블링이 분자 결합에 의하여 형성되는 경우, 이러한 결합에 의하여 표면 특성들이 융화되도록, 표면들은 서로 접촉되기 전에 준비될 수 있다. 예를 들어, 우수한 표면 특성들(표면거칠기, 평탄도, 및 적은 파티클들 등)을 가지도록 평탄화 처리(leveling treatment)가 수행될 수 있다.
따라서, 본 발명에 따른 프로세스를 사용하여 중간 구조를 얻을 수 있으며, 가장 높은 식각율로 영역들을 식각하기 전에 제2 물질을 포함하는 영역은 어셈블링되는 두 요소들이 접촉 또는 어셈블링을 되기 전에 형성된다.
또한, 본 발명에 따른 프로세스는, 상기 표면층 내에 가장 높은 식각율을 가지는 물질을 포함하는 영역 내를 개방하는 적어도 하나의 개구부를 형성하는 단계 및 상기 매립층 내에 상술한 바와 같은 소정의 형상을 갖는 적어도 하나의 캐비티를 형성하기 위하여 상기 물질을 식각하는 단계를 포함할 수 있다.
따라서, 상기 캐비티는, 상기 제2 물질을 포함하는 영역의 형상, 예를 들어 원형, 정사각형, 직사각형, 다각형, 타원형 또는 기저 층들 및 표면층들의 평면과 평행한 평면 내에 적어도 하나의 직각을 포함하는 형상에 의하여 한정되는 형상일 수 있다.
따라서, 본 발명에 따른 프로세스는, 식각 전에 가장 높은 식각율을 갖는 물질로 채워진 매립 영역들 또는 캐비티들에 또는 그 상에 부유 멤브레인들을 얻기에 특히 적합하다.
본 발명에 따른 프로세스는, 표면층 내에 전자 구성요소 또는 마이크로 전자(microelectronic) 구성요소 또는 전자-기계 구성요소 또는 MEMS 구성 요소의 전부 또는 일부분을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제2 물질은 상기 제1 물질에 비하여 높은 식각율을 가진다.
상기 표면층은 상기 제1 층과 상기 제2 지지체의 어셈블링에 의하여 형성된다.
다른 실시예에 따르면, 상기 제2 물질은 상기 제1 물질에 비하여 낮은 식각율을 가진다.
이어서, 상기 제1 물질 및 상기 제2 물질을 포함하는 상기 제1 층 상에, 상기 제1 물질에 비하여 낮은 식각율을 갖는 제3 물질을 포함하는 제2 균일층을 형성하는 단계를 더 포함할 수 있다.
상기 제2 층과, 상기 제1 물질이 식각된 후 잔존하는 제2 물질을 포함하는 아일랜드들은 상기 표면층을 위한 기계적 저항 및 고정 수단을 형성한다.
또한, 상기 제1 물질의 영역들 및 상기 제2 물질의 영역들이 노출된 이종의 표면 상에 평탄화 단계가 수행되는 이전의 실시예에 비하여, 상기 제2 층은 더 용이하게 평탄화 될 수 있다.
상기 제2 실시예에 따르면, 상기 제2 물질 및 제3 물질은 동일하며, 동일한 단계에서 증착될 수 있다.
상기 지지체, 다른 식각율들을 가지는 물질들의 영역들을 포함하는 상기 제1 층, 및 상기 제2 층을 포함하는 제1 구조는, 상기 제2 지지체와 어셈블링되고, 이에 따라 상기 제2 층은 매립층이 된다.
이어서 연마하는 단계는 상기 표면층이 형성되기 전에 수행될 수 있으나, 상기 제1 물질의 식각율에 비하여 낮은 식각율을 갖는 물질을 포함하는 제2 층이 상기 제1 매립층 상에 형성되는 경우에 특히 우수한 결과를 얻을 수 있으며, 이는 이러한 제2 매립층이 균일하고, 그 상에 평탄화 단계가 수행되기 때문이다.
또한, 본 발명은 표면층, 제1 물질을 포함하는 적어도 하나의 매립층, 및 지지체를 포함하는 장치와 관계되고, 상기 매립층은 상기 제1 물질의 식각율과 다른 식각율을 가지는 제2 물질을 포함하는 적어도 하나의 영역을 포함한다.
제2 물질을 포함하는 영역들 중 적어도 하나는 원형, 정사각형, 직사각형, 다각형, 타원형 또는 상기 매립층 및 표면층들의 평면과 평행한 평면 내에 적어도 하나의 직각을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 물질은 상기 제1 물질의 식각율에 비하여 높은 식각율을 가진다.
다른 실시예에 따르면, 상기 제2 물질은 상기 제1 물질의 식각율에 비하여 낮은 식각율을 가진다.
이어서, 상기 제1 물질에 비하여 낮은 식각율을 가지는 제3 물질을 포함하는 제2 매립층이 준비될 수 있고, 또한 상기 제2 물질과 상기 제3 물질은 동일할 수 있다.
또한, 본 발명은 표면층, 제1 물질을 포함하는 매립층, 및 지지체로서 기능하는 기저 층을 포함하는 반도체 장치와 관련되고, 상기 매립층은 정사각형, 직사각형, 다각형, 타원형, 또는 상기 매립층 및 표면층들의 평면과 평행한 평면 내에 적어도 하나의 직각의 형상을 가지는 적어도 하나의 캐비티를 포함한다.
또한, 본 발명은 표면층, 제1 물질을 포함하는 영역들과 및 적어도 하나의 캐비티를 포함하는 제1 매립층, 제2 물질을 포함하는 제2 매립층, 및 지지체를 포함하는 반도체 장치와 관련된다.
본 발명에 따른 프로세스 또는 장치에 있어서, 상기 제1 물질은, 예를 들어 실리콘 산화물, 실리콘 열산화물, 다결정 실리콘, 비정질 실리콘 또는 질화 실리콘을 포함한다.
예를 들어, 다른 물질은Si3N4, BPSG 형 또는 PSG 형의 도핑된 실리콘 산화물 또는 실리콘 산화물(SiO2)을 포함한다.
상기 제2 물질은 식각 시에 상기 제1 물질과 다른 작용을 하도록 선택된다. 따라서, 실리콘 산화물은 어떤 식각에서는 낮은 식각율을 갖는 물질로서 선택될 수도 있고, 다른 식각에서는 높은 식각율을 갖는 물질로서 선택될 수 있다.
상기 매립층은 Si3N4 영역들을 포함하는 실리카 영역들, 또는 BPSG 형 또는 PSG 형 실리콘 산화물 영역들을 포함하는 실리콘 열산화물 영역들을 포함할 수 있다.
일 예에 있어서, 상기 매립층은 식각되는 실리콘 산화물 및 다결정 실리콘을 포함하는 영역들(특히, HF를 사용하는 화학식각에 있어서, 실리콘 산화물의 식각율에 비하여 낮은 식각율을 가진다)로 형성되고, 상기 제2 매립층은 또한 다결정 실리콘을 포함한다.
상기 표면층은, 반도체, 예를 들어 실리콘, 게르마늄, III-V 반도체, II-VI 반도체, 예를 들어 SiGe과 같은 화합물 반도체, 또는 압전형, 초전형 또는 자성형 물질을 포함할 수 있다.
형성된 구조는 SOI 형 구조일 수 있으며, 다시 말하면, 반도체 물질 및 다른 특성들(예를 들어 전기적 또는 물리적 또는 화학적 특성)을 갖는 매립층을 포함한다.
상기 기판은 또한 반도체일 수 있다.
도 1은 SOI 구조를 도시한다.
도 2A 내지 도 2D는 종래 기술에 따른 제조방법을 도시한다.
도 3A 및 도 3B는 각각 본 발명에 따른 구성 요소를 도시하는 측면도 및 상면도이다.
도 4A 내지 도 4G는 본 발명에 일 실시예에 따른 제조방법을 도시한다.
도 5A 내지 도 5G는 본 발명에 다른 실시예에 따른 제조방법을 도시한다.
도 3A는 본 발명에 따른, 제1 물질을 초기에 포함하는 매립층(4) 및 기판(6) 상에, 예를 들어 실리콘, 게르마늄, III-IV 반도체, II-VI 반도체, 또는 SiGe과 같은 화합물 반도체를 포함하는 표면층(2)을 포함하는 구성 요소를 도시한다.
이러한 층(2)은 또한 압전형, 초전형 또는 자성형 물질을 포함할 수 있다.
예를 들어, 층(4)의 두께는 50 nm와 수 μm 의 범위, 예를 들어 10 μm 일 수 있고. 층(2)의 두께는 10 nm와 수 십 μm 의 범위, 예를 들어 100 μm 일 수 있다. 이러한 두께들은 상기 범위의 밖에서 변할 수 있다.
상기 매립층(4)은 그 내부에 포함하는 제1 물질과는 다른 제2 물질을 포함하는 하나 또는 수 개의 매립 영역들(20)을 포함하며, 이는 건식 식각 또는 습식 식각과 같은 이어지는 식각 단계에서 작용의 관점에서 층(4)와는 본질적으로 다르다. 주어진 식각 방법에서, 영역(20)의 물질(제2 물질)의 식각율은 제1 물질의 식각율 및 표면층 내의 물질의 식각율에 비하여 크다.
다시 말하면, 도 2A를 참조하여 설명한 바와 같이, 개구부(12)의 형성은 층(4) 내의 물질의 식각율에 비하여 높은 식각율을 가지는 상기 영역(20)을 선택적인 식각을 가능하게 한다. 예를 들어, 상기 제2 물질 및 상기 제1 물질의 식각율 들의 비가 1 또는 2에 비하여 크거나, 2와 10 사이이거나 또는 10과 1000 사이이거나, 또는 심지어는1000에 비하여 클 수 있다.
하기에 주어진 표 1은 일부의 물질들과 일부의 식각용액들의 예시적인 식각율들을 표시한다.
화학 식각 용액들
TMAH 25% 80℃ HF 5% 20℃ HF 50% 20℃ H3PO4 160℃
Si ~ 500 nm/min < 0.5 nm/min < 1 nm/min ~ 0.2 nm/min
SiO2 < 0.5 nm/min 20~40 nm/min ~ 500 nm/min < 0.1 nm/min
Si3N4 < 0.5 nm/min ~ 0.8 nm/min < 20 nm/min ~ 5 nm/min
상기 영역(20)은 도 3A의 측면도에 도시되어 있다. 그러나 도 3B(도 3A의 구성 요소의 상면도이다)에 도시된 바와 같이, 구성 요소 또는 층(4)의 주(principal) 평면에 평행한 평면의 정사각형일 수 있고, 또는 동일한 평면의 다른 여러 형상, 예를 들어 원형, 다각형, 또는 타원형 등일 수 있다. 따라서, 상기 영역(20) 내의 물질을 선택적으로 식각하는 것뿐만 아니라, 임의의 형상의 캐비티, 특히 정사각형, 원형, 다각형, 또는 타원형 등의 형상을 가지는 캐비티를 형성하는 것이 가능하다.
이하에서는, 도 4A 내지 도 4G를 참조하여 이와 같은 구성 요소를 형성하는 방법을 설명하기로 한다.
베어(bare) 실리콘 웨이퍼(6)(도 4A) 상에 제1 물질, 예를 들어 열산화에 의하여 형성될 수 있는 실리콘 산화물(SiO2)과 같은 절연 물질을 포함하는 제1 층(4)을 형성한다(도 4B). 예를 들어, 상기 층의 두께는 약 1 μm 일 수 있다.
상기 웨이퍼(6) 상에 마스킹과 리소그래피에 의하여 영역들(22, 24)을 한정하고, 상기 영역들은 예를 들어 화학 식각(예를 들어 10% HF를 사용) 또는 RIE 식각에 의하여 이후에 형성되는 캐비티들(도 4C)의 영역과 대응된다.
상기 산화물이 제거되고 상기 캐비티들을 형성하도록, 상기 영역들 내의 열 산화물을 식각한다.
이어서, 상기 캐비티들 내에 상기 열 산화물(4)의 식각율에 비하여 높은 비율로 식각되는 제2 물질(26, 28)을 증착한다(도 4D).
예를 들어, 상기 물질은 상기 열 산화물과 다른 밀도를 갖거나 또는 상기 열 산화물과 다른 화학 조성을 가지는, CVD에 의하여 증착되는 실리콘 산화물일 수 있다.
또한, 상기 물질은 예를 들어, PSG(Phosphorus doped Spin on Glass) 또는 BPSG 형(Boron Phosphorus doped Spin on Glass)이 도핑된 산화물, 예를 들어 4% 내지 6%의 인(Phosphorus) 또는 수 %의 보론(Boron)을 포함할 수 있다.
또한, 상기 층(4)의 산화물과는 완전히 다른 물질, 예를 들어 질화 실리콘을 사용할 수도 있다. H3PO4 용액은 상기 산화물에 우선하여 이러한 물질을 식각할 수 있다.
상기 증착단계에서, 상기 표면 상에 층 또는 막(31)이 잔류될 수 있다. 따라서, 이후에 매립층이 되고, 상기 표면 상에 층이나 막을 포함하지 않으며, 제1 물질을 포함하는 영역들 및 상기 제1 층에 비하여 더 용이하게 식각되는 제2 물질을 포함하는 영역들(26, 28)이 교대로 형성되도록 상기 구조의 표면(30)은 평탄화할 수 있다(도 4E).
평탄화는 두 종류의 물질들(상기 층(4)의 물질 및 상기 영역들(22, 24) 내의 물질)을 포함하는 두 영역들의 표면들이 표면층(31)을 갖지 않고 동일하게 평평한 것이 바람직하다.
일부의 경우에 있어서, 얇은 두께(예를 들어 20 nm)의 단일 물질이 전체 구조의 표면 상에 잔존할 수도 있으나, 이는 최종 구조를 형성함에 있어서 어떤 문제도 야기하지 않는다.
이어서, 상술한 방법에 따라 준비된 웨이퍼는, 예를 들어 베어 실리콘을 포함할 수 있는 다른 웨이퍼(32) 상측과 결합하거나 어셈블링한다(도 4F).
일 변형예에 있어서, 두 개의 웨이퍼들은 각각의 표면에 한정된 영역을 포함하여 어셈블링할 수 있다. 예를 들어, 웨이퍼(32)의 표면은 이미 형성된 구성 요소들을 포함하고, (상기 층(4)와 어셈블링되는 측에) 캐비티들이 형성될 영역과 접촉된다. 후자의 경우에는, 두 개의 웨이퍼들은 서로에 대하여 정렬될 수 있다.
따라서, 매립층(4)이 포함하는 초기 물질에 비하여 용이하게 식각될 있는 물질(26, 28)을 이용하여 매립된 영역들 상에 형성된 지지체를 포함하는, "구조화된" 매립층(4)을 가지는 구조가 형성된다.
일 변형예에 있어서, 예를 들어 단결정 실리콘을 포함하는 원하는 두께의 멤브레인(2)을 얻기 위하여, 두 개의 웨이퍼들(6, 32) 중 적어도 하나는 박형화될 수 있다(도 4G).
이들 웨이퍼들 중 하나는, 기계적 박형화 및/또는 기계-화학적 및/또는 화학 박형화, 및/또는 균열(cleavage)에 의한 박형화 및/또는 이온들(예를 들어 수소)의 형성 또는 공극의 형성에 의하여 약화된 매립 평면에 열처리에 의한 파괴 중에 선택하는 수단을 사용하여 박형화 될 수 있다. 이러한 기술들은 각각 사용되거나 또는 결합하여 사용될 수 있다.
따라서 상기 두 개의 웨이퍼들 중에 하나는, 20 μm 의 최종 두께를 가지는 멤브레인(2)을 얻기 위하여, 예를 들어 후속의 기계-화학적 연마에 의하여 연마되어 박형화될 수 있다.
형성된 상기 구성 요소 또는 기판은, 도 2A 내지 도 2D를 참조하여 상술한 기술을 사용하여 마이크로 시스템(18)을 제조하는 초기 물질로서 사용될 수 있다. 따라서, 상기 매립층 내에 물질(26, 28)이 존재하기 때문에, 매립 캐비티들을 형성하는 프로세스는 종래 기술에 비하여 간단하고, 특히 형상이 정사각형, 직사각형, 타원형 또는 층(4)의 리소그래피 및 식각단계에서 한정되는 다른 어떤 형상인 경우에, 상기 층(4)의 평면의 형상을 더 용이하게 제어하여 형성할 수 있다.
상기의 설명은 층(4) 내에 하나의 캐비티(도 3A) 및 두 개의 캐비티들(도 4D 내지 도 4G)의 예와 관련되며, 그러나, 동일한 층에 다른 형상을 가지는 여러 갯수의 캐비티들도 형성될 수 있다.
또한, 동일한 층 내의 두 개의 캐비티들은 다른 물질들로 채워질 수 있고, 이러한 물질들은 층(4)의 물질과는 다른 식각 특성을 가지며, 특히 층(4)의 식각율에 비하여 더 큰 식각율들을 가질 수 있다.
도 5G는 본 발명에 따른 다른 구성 요소를 도시하며, 제1 매립층(60)의 하측에 위치하는 기판(72), 제1 물질로 초기에 형성된 및 제2 매립층(34), 및 예를 들어 실리콘, 게르마늄, III-IV 반도체, II-VI 반도체 또는 SiGe과 같은 화합물 반도체를 포함하는 표면층(61)을 포함한다.
또한, 상기 층(61)은 압전형, 초전형 또는 자성형 물질을 포함할 수 있다.
예를 들어, 층(34)의 두께는 50 nm 내지 500 nm 또는 1 μm 의 범위일 수 있고 층(61)의 두께는10 nm 내지 1 μm 또는 50 μm 의 범위일 수 있다. 또한 이러한 두께들은 상술한 범위들 밖에서 변화할 수 있다.
제2 매립층(34)은 상기 층(34) 내의 제1 물질과는 다른, 즉 건식 식각 또는 습식 식각과 같은 후속의 식각 단계 중에 그 작용이 실질적으로 다른, 제2 물질(56, 58)을 포함하는 하나 또는 수 개의 매립 영역들을 포함한다. 물질(56, 58)의 식각율은 상기 층(34)의 식각율에 비하여 낮으며, 이는 층(61)의 식각율에 비하여 높다.
다시 말하면, 도 2A를 참조하여 설명한 바와 같이, 하나 또는 수개의 개구부(12)의 형성은 상기 물질(56, 58)의 식각율에 비하여 높은 식각율로 상기 층(34)을 형성한 상기 제1 물질의 선택적인 식각을 가능하게 한다. 예를 들어, 상기 제1 물질 및 상기 제2 물질(56, 58)의 식각율들의 비가 1 또는 2에 비하여 크거나, 2와 10 사이이거나 또는 10과 1000 사이이거나, 또는 심지어는1000에 비하여 클 수 있다.
상술한 표 1은 일부의 물질들과 일부의 식각용액들의 예시적인 식각율들을 표시한다.
제2 물질(56, 58)을 포함하는 영역들을 포함하는 영역들은 도 5G에 측면도로 도시되어 있다. 그러나 도 3B에 도시된 바와 같이, 그것들의 형상은 상기 구성 요소 또는 층(34)의 주(principal) 평면에 평행한 평면의 정사각형일 수 있고, 또는 동일한 평면의 다른 여러 형상, 예를 들어 원형, 다각형, 또는 타원형 등일 수 있다. 상기 물질(56, 58)에 비하여 상기 물질에서 선택적으로 식각되므로, 임의의 형상의 캐비티, 및 특히 정사각형, 원형, 다각형, 또는 타원형 등의 형상을 가지는 캐비티를 형성하는 것이 가능하다.
상기 제2 매립층(60)은 상기 물질(56, 58) 또는 다른 물질과 동일하고 또한 상기 층(34)의 제1 물질의 식각율에 비하여 낮은 식각율을 가지는 물질을 포함한다.
따라서, 상기 층(34)의 제1 물질을 식각하면, 물질(56, 58)의 고정 패드들 및 기저 층(60)이 잔류하게 한다. 상기 패드들 및 상기 층(60)은 기판(72) 상에 상기 표면층(61)을 기계적으로 고정하고 안정하게 한다. 따라서, 이와 같은 수단들은 어셈블링의 안정성을 증가시킨다.
이하에서는, 도 5A 내지 도 5G를 참조하여 이와 같은 구성 요소를 형성하는 방법을 설명하기로 한다.
베어 실리콘 웨이퍼(6)(도 5A) 상에 제1 물질, 예를 들어 열산화, LPCVD 또는 PECVD에 의하여 형성될 수 있는 실리콘 산화물(SiO2)과 같은 절연 물질을 포함하는 제1 층(34)을 형성한다(도 5B). 예를 들어, 상기 층의 두께는 약 1 μm 일 수 있다.
상기 웨이퍼(6) 상에 리소그래피에 의하여 영역들(52, 54)을 한정하고, 상기 영역들은 예를 들어 화학 식각(예를 들어 10% HF를 사용) 또는 RIE 식각에 의하여 이후에 형성되는 캐비티들(도 4C)의 영역들을 한정한다.
상기 물질은 완전히 제거되고 상기 캐비티들을 형성하도록, 상기 영역들 내의 물질(34)을 식각한다.
이어서, 상기 캐비티들 내에 상기 제1 물질(34)의 식각율에 비하여 낮은 식각율로 식각되는 제2 물질(56, 58)을 증착한다(도 5D).
상기 층(34) 또는 상기 제1 물질이 실리콘 산화물을 포함하는 경우에는, 상기 제2 물질(56, 58)은, 예를 들어 질화 실리콘 또는 다결정 실리콘을 포함할 수 있다. 특히 가스들이나 용액들이 실리콘 산화물을 선택적으로 식각하는 동안에는, 상기 제2 물질은 상기 제1 물질과는 다른 거동을 갖도록 선택된다.
상기 증착 단계는 계속되고, 이에 따라 표면층 또는 막(60)을 남기고, 이는 이어지는 예를 들어 기계-화학적 연마 또는 상술한 평탄화 기술 중에 하나를 이용하여 평탄화될 수 있다(도 5E).
따라서, 제2 물질(56, 58)이 이미 폴리 실리콘을 포함하는 경우에는, 상기 막(60)은 다결정 실리콘을 포함할 수 있다.
상기 층(60)이 포함하는 물질은 상기 물질들(56, 58)과는 다를 수 있으나, 그 식각율은 상기 제1 물질(34)의 식각율에 비하여 낮음을 유의하여야 한다.
이어서, 평탄화 단계가 균일한 표면 상에 최적조건 하에서 수행되며, 이는 도 4E를 참조하여 설명한 경우와 같이, 즉 연마에 대하여 다른 기계적 특성들을 가지는 두 개의 물질들을 포함하는 표면 상에 수행되는 경우와는 다르다.
따라서, 평탄화 단계가 종료되면, 상기 제2 물질을 포함하는 층(60)이 형성된다.
이에 따라, 이러한 준비된 웨이퍼들은, 예를 들어 베어 실리콘을 포함할 수 있는 다른 웨이퍼(72) 상에 결합되거나 어셀블링된다(도 5F).
결합층(74)은 기판(72) 상에 또는 상기 층(60) 상에 미리 증착되어 있을 수 있다.
기판(72)과 층(60)의 표면 사이의 분자 결합은 상술한 바와 같은 균일한 표면 상에 수행된 최적의 평탄화에 의해 우수해진다. 이어서, 상기 층(60)은 매립층이 된다.
일 변형예에 있어서, 두 개의 웨이퍼들은 각각의 표면에 한정된 영역들을 포함하여 어셈블링할 수 있다. 예를 들어, 상기 웨이퍼(72)의 표면 상에 구성 요소가 미리 형성되고, 그 상에, 즉 상기 층(60)과 어셈블링되는 측의 상측에 패드들이 형성되는 마주하는 영역들과 접촉된다. 후자의 경우에는, 두 개의 웨이퍼들은 서로에 대하여 정렬할 수 있다.
따라서, 제2 물질(56, 58) 및 제2 층(60)이 포함하는 물질에 비하여 용이하게 식각될 수 있는 제1 물질을 이용하여 매립된 영역들을 포함하는 "구조화된" 매립층(34)을 가지는 구조가 형성된다.
예를 들어, 단결정 실리콘을 포함하는 원하는 두께의 멤브레인(61)을 얻기 위하여, 두 개의 웨이퍼들(6, 72) 중 적어도 하나는 박형화될 수 있다(도 5G).
하나 또는 그 이상의 웨이퍼들은 상기 예시적으로 상술한 수단들 중에서 선택되는 다른 수단에 의해 박형화될 수 있다.
형성된 상기 구성 요소 또는 기판은, 도 2A 내지 도 2D를 참조하여 상술한 기술을 사용하여 상기 층 (61) 내에 마이크로 시스템을 제조하는 초기 물질로서 사용될 수 있다. 따라서, 상기 매립층(34) 내에 물질(56, 58)이 존재하기 때문에, 매립 캐비티들을 형성하는 프로세스는 종래 기술에 비하여 간단하고, 특히 형상이 정사각형, 직사각형, 타원형 또는 층(34)의 리소그래피 및 식각단계에서 한정되는 다른 어떤 형상인 경우에, 상기 층(34)의 평면의 형상을 더 용이하게 제어하여 형성할 수 있다.
다른 형상들을 갖는 여러 갯수의 캐비티들도 동일한 층(34) 내에 형성될 수 있다.
또한, 상기 동일한 층 내의 두 개의 캐비티들은, 상기 층(34) 내의 물질과 비교하여 다른 식각 특성을 갖는, 특히 그들의 식각율이 상기 층(34)의 식각율에 비하여 낮은 특성을 갖는 다른 물질들로 매립된다.
또한, 상기 제1 물질이 식각된 후에 잔존하는 상기 패드들(56, 58)은 최종 장치에 고정적인 패드들과 안정성을 제공한다. 그것들이 전도되는 경우에는, 그것들은 전기적 연속성을 또한 제공한다.
본 발명에 따르면, 매립층 내에 식각율이 다른 물질층을 먼저 형성함으로써, 이후의 캐비티를 형성하는 프로세스를 종래 기술에 비하여 용이하게 할 수 있고, 특히, 상기 층의 평면의 형상을, 정사각형 또는 직사각형, 또는 타원형 또는 다른 어떤 형상으로도 용이하게 제어하여 형성할 수 있다.

Claims (42)

  1. 표면층, 적어도 하나의 매립층, 및 제1 및 제2 지지체 중 하나를 포함하는 구조의 제조 프로세스에 있어서,
    제1 물질로 구성된 제1 영역 및 상기 제1 물질의 식각율과는 다른 식각율을 가지는 제2 물질로 구성된 적어도 하나의 제2 영역을 포함하는 제1 층을 가지는 제1 구조를 상기 제1 지지체 상에 형성하는 제1 단계; 및
    상기 제1 구조를 상기 제2 지지체와 어셈블링하여 상기 제1 층을 상기 매립층으로 형성하고, 상기 표면층을 형성하는 제2 단계를 포함하는 것을 특징으로 하는 프로세스.
  2. 제 1 항에 있어서,
    상기 제1 지지체 및 상기 제2 지지체 중의 적어도 하나를 박형화하는 단계를 더 포함하는 것을 특징으로 하는 프로세스.
  3. 제 1 항 또는 제 2 항에 있어서,
    적어도 하나의 캐비티를 형성하기 위하여 상기 제1 층을 식각하고, 상기 캐비티들 내에 상기 제2 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 프로세스.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 어셈블링은 분자 결합 또는 접착(gluing)에 의하여 수행되는 것을 특징으로 하는 프로세스.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 매립층의 일부를 그 식각율에 따라 선택적으로 식각하기 위하여 상기 표면층 내에 적어도 하나의 개구부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 프로세스.
  6. 제 5 항에 있어서,
    상기 매립층 내에 적어도 하나의 캐비티를 형성하기 위하여 상기 제1 물질 및 상기 제2 물질 중의 하나를 그들의 식각율에 따라 선택적으로 식각하는 단계를 더 포함하는 것을 특징으로 하는 프로세스.
  7. 제 6 항에 있어서,
    상기 캐비티는, 원형, 정사각형, 직사각형, 다각형, 타원형 또는 상기 매립층 및 상기 표면층의 평면과 평행한 평면 내에 적어도 하나의 직각의 형상을 포함하는 것을 특징으로 하는 프로세스.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 물질 및 상기 제2 물질 중 높은 식각율을 갖는 물질은, 실리콘 산화물, 실리콘 열산화물, 다결정 실리콘, 비정질 실리콘 또는 질화 실리콘으로 구성된 것을 특징으로 하는 프로세스.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 물질 및 상기 제2 물질 중 낮은 식각율을 갖는 물질은, Si3N4, BPSG 형 또는 PSG 형의 도핑된 실리콘 산화물, 또는 SiO2으로 구성된 것을 특징으로 하는 프로세스.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 표면층은 반도체 물질로 구성된 것을 특징으로 하는 프로세스.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 표면층은 압전형, 초전형 또는 자성형 물질로 구성된 것을 특징으로 하는 프로세스.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 표면층 내에 전자 구성요소 또는 마이크로 전자 구성요소 또는 전자-기계 구성요소 또는 MEMS 구성 요소의 적어도 일부분을 형성하는 단계를 더 포함하는 것을 특징으로 하는 프로세스.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 물질은 상기 제1 물질의 식각율에 비하여 높은 식각율을 가지는 것을 특징으로 하는 프로세스.
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 표면층은, 상기 제1 층을 상기 제2 지지체와 어셈블링하여 형성하는 것을 특징으로 하는 프로세스.
  15. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 물질은 상기 제1 물질의 식각율에 비하여 낮은 식각율을 가지는 것을 특징으로 하는 프로세스.
  16. 제 15 항에 있어서,
    상기 제1 물질 및 상기 제2 물질을 포함하는 상기 제1 층 상에, 상기 제1 물질에 비하여 낮은 식각율을 가지는 제3 물질로 구성된 제2 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 프로세스.
  17. 제 16 항에 있어서,
    상기 제2 물질 및 상기 제3 물질은 동일하며, 동일한 단계에서 증착되는 것 을 특징으로 하는 프로세스.
  18. 제 16 항에 있어서,
    상기 표면층은 상기 제2 층을 상기 제2 지지체와 어셈블링하여 형성하는 것을 특징으로 하는 프로세스.
  19. 제 1 항 또는 제 2 항에 있어서,
    상기 표면층을 형성하는 단계 전에, 상기 제1 층을 연마하는 단계를 더 포함하는 것을 특징으로 하는 프로세스.
  20. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 층과 어셈블링되는 상기 제2 지지체의 표면의 측부는 상기 제1 층 내의 상기 제1 영역 또는 상기 제 2 영역 중 적어도 하나와 접촉하는 구성 요소를 포함하고, 상기 제1 구조를 상기 제2 지지체와 어셈블링할 때 상기 제1 지지체와 상기 제2 지지체가 서로 정렬되는 것을 특징으로 하는 프로세스.
  21. 지지체,
    상기 지지체 상에 위치하고 제1 물질로 구성된 적어도 하나의 제1 매립층, 및
    상기 제1 매립층 상에 위치하는 베어(bare)한 표면층을 포함하고,
    상기 제1 매립층은 상기 제1 물질의 식각율과 다른 식각율을 가지는 제2 물질로 구성된 적어도 하나의 영역을 포함하는 것을 특징으로 하는 장치.
  22. 제 21 항에 있어서,
    상기 영역들 중 적어도 하나는, 원형, 정사각형, 직사각형, 다각형, 타원형 또는 상기 제1 매립층과 상기 표면층의 평면과 평행한 평면 내에 적어도 하나의 직각을 포함하는 형상의 상기 제2 물질로 구성된 것을 특징으로 하는 장치.
  23. 제 21 항 또는 제 22 항에 있어서,
    상기 제1 물질 및 상기 제2 물질 중 낮은 식각율을 갖는 물질은 전기적 절연체를 포함하는 것을 특징으로 하는 장치.
  24. 제 21 항 또는 제 22 항에 있어서,
    상기 제1 물질 및 상기 제2 물질 중 높은 식각율을 갖는 물질은 Si3N4, BPSG 형 또는 PSG 형의 도핑된 실리콘 산화물 또는 실리콘 산화물을 포함하는 것을 특징으로 하는 장치.
  25. 제 21 항 또는 제 22 항에 있어서,
    상기 표면층은 반도체 물질로 구성된 것을 특징으로 하는 장치.
  26. 제 21 항 또는 제 22 항에 있어서,
    상기 표면층은 압전형, 초전형 또는 자성형 물질로 구성된 것을 특징으로 하는 장치.
  27. 제 21 항 또는 제 22 항에 있어서,
    상기 제2 물질은 상기 제1 물질의 식각율에 비하여 높은 식각율을 가지는 것을 특징으로 하는 장치.
  28. 제 21 항 또는 제 22 항에 있어서,
    상기 제2 물질은 상기 제1 물질의 식각율에 비하여 낮은 식각율을 가지는 것을 특징으로 하는 장치.
  29. 제 28 항에 있어서,
    상기 제1 매립층 상에 형성되고 상기 제1 물질에 비하여 낮은 식각율을 가지는 제3 물질로 구성된 제2 매립층을 더 포함하는 것을 특징으로 하는 장치.
  30. 제 29 항에 있어서,
    상기 제2 물질 및 상기 제3 물질은 동일한 것을 특징으로 하는 장치.
  31. 제 21 항 또는 제 22 항에 있어서,
    상기 제1 물질의 식각율과 상기 제2 물질의 식각율 중에서 가장 높은 식각율은 가장 낮은 식각율의 10배 보다 큰 것을 특징으로 하는 장치.
  32. 표면층,
    상기 표면층 상에 위치하고 제1 물질로 구성된 적어도 하나의 제1 매립층,
    상기 제1 매립층 상에 위치하고 제2 물질로 구성된 제2 매립층, 및
    상기 제2 매립층 상에 위치하는 지지체를 포함하고,
    상기 제1 매립층은, 정사각형, 직사각형, 다각형, 타원형 또는 상기 제1 매립층 및 상기 표면층의 평면과 평행한 평면 내에 적어도 하나의 직각의 형상을 가지는 적어도 하나의 캐비티를 포함하는 것을 특징으로 하는 장치.
  33. 제 32 항에 있어서,
    상기 표면층은 반도체 물질로 구성된 것을 포함하는 것을 특징으로 하는 장치.
  34. 제 32 항 또는 제 33 항에 있어서,
    상기 표면층은 압전형, 초전형 또는 자성형 물질로 구성된 것을 포함하는 것을 특징으로 하는 장치.
  35. 제 32 항 또는 제 33 항에 있어서,
    상기 제1 매립층 내에 형성된 상기 캐비티 상의 상기 표면층 내에 전자 구성요소, 마이크로 전자 구성요소, 전자-기계 구성요소 또는 MEMS 구성 요소의 모든 또는 적어도 일부분을 더 포함하는 것을 특징으로 하는 장치.
  36. 지지체, 상기 지지체 상에 위치하고 제1 물질로 구성된 적어도 하나의 제1 매립층, 상기 제1 매립층 상에 위치하는 표면층을 포함하고,
    상기 제1 매립층은 적어도 두 영역들을 포함하고,
    상기 적어도 두 영역 중 하나는 제2 물질로 구성되고, 상기 적어도 두 영역 중 다른 하나는 상기 제2 물질과는 다른 제3 물질로 구성되고,
    상기 제2 물질 및 상기 제3 물질은 상기 제1 물질의 식각율과는 다른 식각율을 가지고,
    상기 제1 물질의 식각율에 비하여 낮은 식각율을 갖는 제4 물질로 구성된 제2 매립층을 포함하는 것을 특징으로 하는 장치.
  37. 제 36 항에 있어서,
    상기 제2 물질 및 상기 제3 물질은 상기 제1 물질의 식각율에 비하여 높은 식각율을 가지는 것을 특징으로 하는 장치.
  38. 제 36 항에 있어서,
    상기 제2 물질과 상기 제3 물질은 상기 제1 물질의 식각율에 비하여 낮은 식각율을 가지는 것을 특징으로 하는 장치.
  39. 제 1 항 또는 제 2 항에 있어서,
    상기 표면층은 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(Si-Ge)로 구성된 것을 특징으로 하는 프로세스.
  40. 제 21 항 또는 제 22 항에 있어서,
    상기 제1 물질 및 상기 제2 물질 중 낮은 식각율을 갖는 물질은 실리콘 산화물, 실리콘 열산화물, 다결정 실리콘, 비정질 실리콘 또는 질화 실리콘로 구성된 것을 특징으로 하는 장치.
  41. 제 21 항 또는 제 22 항에 있어서,
    상기 표면층은 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(Si-Ge)로 구성된 것을 특징으로 하는 장치.
  42. 제 32 항에 있어서,
    상기 표면층은 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(Si-Ge)로 구성된 것을 특징으로 하는 장치.
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