JP2008514441A - マイクロエレクトロニクス及びマイクロシステムの新規構造、及びその製造方法 - Google Patents

マイクロエレクトロニクス及びマイクロシステムの新規構造、及びその製造方法 Download PDF

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Abstract

本発明は、表面層（２）、少なくとも一つの埋め込み層（４）、及び支持体から構成される半導体構造体の形成方法に関する。本方法は、第一の支持体上に第一の材料からなる第一の層（４４）を形成し、更に第一の層の内部に、第一の材料よりエッチング速度の大きい第二の材料からなる少なくとも一つの領域（２６、２８）を形成する第一のステップと、第二の支持体の上に構造体を組み立てることにより表面層（２）を形成し、二つの支持体の少なくとも一方を薄膜化する第二のステップとを含む。

Description

技術分野及び先行技術
本発明は、半導体構成要素又はＭＥＭＳタイプのデバイス、特にＳＯＩデバイス又はＳＯＩタイプのデバイスの新規構造の製造に関する。
多くのＭＥＭＳ（微小電気機械システム）は、特にキャビティ上方に単結晶シリコン膜を設けるために使用できるＳＯＩ（シリコン オン インシュレーター）材料を用いて作成される。
ＳＯＩタイプの材料は、通常、酸化ケイ素を使用した絶縁層４上に単結晶シリコンの表面層２を構築した構造体である（図１）。例えば、これら構造体は、表面を酸化したシリコンウエハ６を、別のシリコンウエハと分子結合法によって組み立てることで得られる。
このような組み立ては、二つのウエハの表面を前処理するステップ、ウエハを接合するステップ、及び熱処理するステップを含む。従来、この熱処理は、通常９００℃〜１２５０℃で２時間行われる。
次いで、二つのウエハの少なくとも一方を薄膜化し、絶縁層４上に薄い半導体層２を残す。
一部のマイクロシステムの製造には、例えば単結晶シリコンからなる薄い懸架膜が必要になる場合がある。
部品製造業者は、このような膜の生成にＳＯＩ材料からなるウエハを使用することが多い。部品製造業者は、デバイスを構築するための活性層として表面層を使用し、埋め込まれた酸化物層を犠牲層として使用する。
例えば、表面シリコン２内に開口１２を形成し、埋め込まれた酸化物層４をエッチングすることができる（図２Ａ）。
通常、埋め込まれた酸化物にはＨＦ等の化学エッチングを行い、これにより酸化物層４内にキャビティ１４を形成する（図２Ｂ）。
このとき、ホール１２は開口したままでもよいし、材料（例えばシリコン）の充填により再び閉じてもよい（図２Ｃ）。この結果、表面層２の内部には懸架膜１６が形成され、表面層２の内部、又はその上に、マイクロシステム１８を作成することができる（図２Ｄ）。
一般に、埋め込まれた層のエッチングを制御することは難しい。特に、化学エッチングの間に、温度又はｐＨの変化によってエッチング溶剤が変化するという問題が生じ、エッチングされたホール及びその大きさの制御が困難になることがある。
この技術の別の問題点は、開口１２によって形成された円形のホールを基点として、層２が構成する面内に、任意の形状、例えば、正方形、長方形、又は多角形のキャビティを形成することが不可能なことである。
化学エッチングは原理的に等方向性であり、開口１２によって画定された中心ホールを中心として同心円状にエッチングされる。
複数のホール１２を使用することにより、矩形にやや似た形状を作ることは可能であるが、それでも直角を生成することは極めて困難である。
従って、懸架膜、つまりキャビティの新規形成方法、特にＳＯＩウエハを用いる技術による新規方法を考案しなければならないという課題が生じている。
また、同じ課題が、キャビティの上方に、圧電性材料、焦電性材料、又は磁性材料から形成された膜の製造に関して生じている。
別の課題は、半導体からなることが多いが、圧電性材料、焦電性材料、又は磁性材料から構成することも可能な表面の層、埋め込み層、及び支持体又は支持体として機能する基層を有する構造体の内部に、懸架キャビティ又は膜を形成可能にすることである。
別の課題は、キャビティ製造後に形成されるアセンブリの機械的安定性である。
従って、本発明の課題は、半導体からなることが多いが、圧電性材料、焦電性材料、又は磁性材料から構成することも可能な表面層、埋め込み層、及び支持体又は支持体として機能する基層を含む種類の新規な構造体、及びそのような構造体の機械的補強手段を提供することである。
発明の提示
本発明を使用して、特に半導体材料、或いは圧電性材料、焦電性材料、又は磁性材料から形成される表面層と、任意の形状の少なくとも一つのキャビティを有する埋め込み層と、支持体又は支持体として機能する基層から構成される構造体を作成することができる。
本発明は、表面層、少なくとも一つの埋め込み層、及び支持体を含む構造体の作成方法にも関し、本方法は、
−第一の支持体上に第一の材料からなる少なくとも一つの第一の層を形成し、この第一の層内部の少なくとも一つの領域を、第一の材料とエッチング速度が異なる第二の材料から形成することを含む、第一の構造体を作成するステップ、及び
−第一の構造体と第二の支持体を組み立て、必要に応じて二つの支持体の少なくとも一方を薄膜化することにより、表面層を形成するステップ
を含む。
このように、最大のエッチング速度を有する材料からなる領域の形状が、表面層の形成前に画定されるので、任意のキャビティ形状を選択することが可能であり、従って、続いて実施されるこの材料の高速エッチングの間に、埋め込み層内のキャビティの形状を予め決定することができる。
これにより、形状の選択を柔軟に行うことができ、エッチングされる層又は領域のエッチング条件が緩和されるか、又はこのような条件への依存度が軽減される。
第一の材料からなる埋め込み層は、少なくとも一つの第二の材料からなる少なくとも一つの領域を含み、この第二の材料には、続いて行われるエッチングに関して第一の材料の性質とは異なる性質を有するものを選択することが好ましく、そのエッチング速度が第一の材料のエッチング速度とは異なる。
エッチング速度の異なる第一の材料と第二の材料に対するエッチングは、試薬を用いて行う。ドライエッチング又はウエットエッチングを使用することができる。化学エッチングも可能であり、ＳｉＯ２のような酸化物をエッチングする場合のＨＦによるエッチング、或いはＲＩＥ（反応性イオンエッチング）式のエッチングが可能である。
第一のステップにおいては、第一の層をエッチングして少なくとも一つのキャビティを形成した後、このようにして形成したキャビティを第二の材料で充填する。
例えば、分子結合又は接着によりアセンブリを作成することができる。
分子結合法によってアセンブリを作成する場合、それらの表面特性がこのような結合に適合するように、表面同士を接触させる前にそれら表面の前処理を行うことができる。例えば、平坦化処理を行って、表面特性（粗さ、平坦度、及び粒子の不在等）を改善することができる。
このように、本発明の方法を用いて中間構造を得た後で、最大のエッチング速度を有する領域のエッチングが行われる。即ち、第二の材料からなる領域は、組み立てられる二つの要素を接触させるか又は組み立てる前に作成される。
更に、本発明の方法は、表面層内に、最大のエッチング速度を有する材料からなる領域に開口する少なくとも一つの開口を形成し、次いでこの材料をエッチングすることにより埋め込み層内に少なくとも一つのキャビティを形成するステップを有する。このキャビティは、前述したように、予め定められた形状を有する。
従って、第二の材料からなる領域の形状によって、キャビティの形状をあらゆる形状に画定することができ、例えば、基層又は表面層が形成する面に平行な面内において、円形、正方形、長方形、多角形、楕円形、或いは少なくとも一つの直角を有する形状とすることができる。
従って、本発明の方法は、エッチングの前に最大のエッチング速度を有する材料が充填される、埋め込み領域又はキャビティに、又は埋め込み領域又はキャビティの上方に、懸架膜を形成することに特に適している。
本発明の方法は、更に、表面層内の電子部品、マイクロエレクトロニクス部品、電子−機械部品、又はＭＥＭＳ部品の一部又は全部を形成するステップを有する。
一実施形態によれば、第二の材料は第一の材料よりも大きなエッチング速度を有する。
表面層は、第一の層と第二の支持体を組み立てることにより作成することができる。
別の実施形態によれば、第二の材料は第一の材料よりも小さいエッチング速度を有する。
この場合、第一及び第二の材料を含む第一の層の上に、第一の材料より小さいエッチング速度を有する第三の材料からなる第二の均一層を形成するステップを含むことができる。
この第二の層と、第一の材料をエッチングした後に残る第二の材料からなる島は、表面層に対する機械的抵抗及び固定手段となる。
更に、この第二の層の平坦化は、第一の材料からなる領域と第二の材料からなる領域が露出する不均一な表面において平坦化ステップが実行される前出の実施形態の場合より容易に、且つ均一に行うことができる。
この第二の実施形態によれば、第二及び第三の材料は同一で、同じステップの間に堆積させることができる。
次いで、支持体、エッチング速度の異なる材料からなる領域を含む第一の層、及び第二の層を有する第一の構造体と第二の支持体とを組み立てる。第二の層は埋め込み層にもなる。
この場合、表面層の形成の前に研磨処理を行うことができるが、このステップは、第一の材料のエッチング速度より小さいエッチング速度を有する材料からなる第二の層を、第一の埋め込み層の上に形成する場合、特に良好な結果をもたらす。なぜなら、この場合、均一な第二の埋め込み層に対して平坦化が行われるためである。
本発明はまた、表面層、第一の材料からなる埋め込み層、及び支持体を備えたデバイスに関する。この場合、埋め込み層は、第一の材料とエッチング速度が異なる第二の材料からなる少なくとも一つの領域を有する。
第二の材料からなる少なくとも一つの領域の形状は、埋め込み層及び表面層の平面に平行な面内において、円形、正方形、長方形、多角形、又は楕円形とすることができるか、或いは少なくとも一つの直角を有することができる。
一実施形態によれば、第二の材料のエッチング速度は、第一の材料のエッチング速度より大きい。
別の実施形態によれば、第二の材料のエッチング速度は、第一の材料のエッチング速度より小さい。
この場合、やはり第一の材料より小さいエッチング速度を有する第三の材料からなる第二の埋め込み層を設けることができる。このとき、第二及び第三の材料は同じでもよい。
本発明はまた、表面層、第一の材料からなる埋め込み層、及び支持体として機能する基層を有する半導体デバイスに関する。この場合、埋め込み層は、埋め込み層及び表面層の面に平行な面内において、正方形、長方形、多角形、又は楕円形の形状であるか、少なくとも一つの直角を有する、少なくとも一つのキャビティを含む。
本発明はまた、表面層、第一の材料からなる領域と少なくとも一つのキャビティとを含む第一の埋め込み層、第二の材料からなる第二の埋め込み層、及び支持体を有する半導体デバイスに関する。
本発明の方法又はデバイスにおいては、第一の材料は、例えば、二酸化ケイ素、熱シリカ、多結晶シリコン、アモルファスシリコン、又は窒化ケイ素から作成することができる。
他の材料は、例えば、Ｓｉ３Ｎ４、或いはＢＰＳＧ又はＰＳＧのタイプのドープ処理した酸化ケイ素、又はＳｉＯ２から作成することができる。
第二の材料には、エッチングしたときの性質が第一の材料とは異なる材料が選択される。つまり、ＳｉＯ２は、一の種類のエッチングにはエッチング速度の小さい材料として選択され、別の種類のエッチングにはエッチング速度の大きい材料として選択される。
埋め込み層は、Ｓｉ３Ｎ４領域を含むシリカ領域、或いは、ＢＰＳＧ又はＰＳＧタイプの酸化ケイ素領域を含む熱シリカ領域から構成することができる。
一実施例によれば、埋め込み層は、エッチングされる二酸化ケイ素、及び多結晶シリコンからなる領域（特にＨＦによる化学エッチングについて、二酸化Ｓｉのエッチング速度より小さいエッチング速度を有する）から形成され、第二の埋め込み層も多結晶シリコンから作成される。
表面層は、半導体、シリコン又はゲルマニウム等の半導体、ＩＩＩ−Ｖ、ＩＩ−ＶＩ半導体、ＳｉＧｅ等の半導体化合物、圧電性材料、焦電性材料、又は磁性材料から作成される。
得られた構造体は、ＳＯＩタイプの構造体である。即ち、本構造体は、半導体材料、及び特性の異なる（例えば電気的、物理的、又は化学的特性）埋め込み層から構成される。
基板も半導体材料とすることができる。
特定の実施形態の詳細な説明
図３Ａは、基板６上に、始めに第一の材料から作成される埋め込み層４と、例えば、シリコン又はゲルマニウム、或いはＩＩＩ−ＩＶ半導体、ＩＩ−ＶＩ半導体、又はＳｉＧｅ等の半導体化合物から作成される表面層２とを有する本発明の構成要素を示す。
この層２は、圧電性材料、焦電性材料、又は磁性材料から作成してもよい。
例として、層４の厚さは、５０ｎｍ〜数μｍ、例えば１０μｍであり、層２の厚さは１０ｎｍ〜数十μｍ、例えば１００μｍである。これらの厚さは、前記範囲外になる場合もある。
埋め込み層４は、層４内の第一の材料とは異なる第二の材料からなる一つ又は複数の埋め込み領域２０を有し、層４との基本的な相違は、後で実施されるドライエッチング又はウエットエッチング等のエッチングにおける性質の違いである。ある種のエッチングの場合、領域２０内の材料（第二の材料）のエッチング速度は、第一の材料及び表面層の材料のエッチング速度よりも大きい。
換言すると、図２Ａで説明したように、開口１２を形成することにより、埋め込み層４の材料より大きなエッチング速度を有する領域２０を優先的にエッチングすることが可能となる。第一の材料と第二の材料のエッチング速度の比率は、例えば、１又は２より大きいか、２〜１０、又は１０〜１０００、場合によっては１０００より大きい。
幾つかの材料及び幾つかの化学エッチング溶液の代表的且つ例示的エッチング速度を、以下の表１に示す。
表１
Figure 2008514441
図３Ａに領域２０の側面図を示す。図３Ｂ（図３Ａの構成要素の平面図）に示すように、領域２０は、構成要素又は層４の主平面に平行な面内で正方形とすることができるか、又は同じ面内における円形、多角形、楕円形等の他のあらゆる形状とすることができる。従って、この領域２０の材料が優先的にエッチングされる範囲で、任意の形状、具体的には方形、円形、多角形、又は楕円形等の形状を有するキャビティを作成することができる。
以下に、図４Ａ−４Ｇを参照して、このような構成要素の作成方法を説明する。
第一の材料、例えば熱酸化により得られる酸化ケイ素（ＳｉＯ２）等の絶縁材料からなる第一の層４（図４Ｂ）を、無地のシリコンウエハ６（図４Ａ）上に作成する。この層の厚さは、例えば約１μｍである。
マスキング及びリソグラフィにより、領域２２及び２４をウエハ６上に画定する。これらの領域は、例えば化学エッチング（例えば１０％のＨＦを使用）、又はＲＩＥエッチングにより後段で形成されるキャビティの領域となる（図４Ｃ）。
これら領域の熱酸化物をエッチングによって完全に除去してキャビティを形成する。
次に、第二の材料２６、２８（図４Ｄ）でこれらのキャビティを充填し、熱酸化物４のエッチング速度よりも大きい速度で第二の材料をエッチングする。
第二の材料は、例えば、熱酸化物とは密度又は化学組成が異なる、ＣＶＤによって蒸着された酸化ケイ素とすることができる。
この材料は、例えば、ＰＳＧ（リンのドープによるＳＯＧ）、又は例えば４％〜６％のＰ又は数％のＢを含むＢＰＳＧ（バロン、リンのドープによるＳＯＧ）ドープ酸化物とすることもできる。
層４の酸化物とは全く異なる材料、例えば窒化ケイ素を使用することもできる。Ｈ３ＰＯ４溶液は、酸化物より優先的にこの材料をエッチングする。
このような充填ステップにより、表面に層又はフィルム３１が残る場合がある。従って、構造体の表面３０を平坦化する（図４Ｅ）ことにより、後段で埋め込み層となる、第一の材質からなる領域と、第一の層よりもエッチングし易い第二の材料からなる領域２６、２８とが交互に並ぶ層だけを残し、表面上の層又はフィルムを除去することができる。
平坦化は、二つの材料（層４の第一の材料及び領域２２、２４の第二の材料）から形成される二つの領域の表面が、表面層３１を有さず、同じ高さとなるように行うことが好ましい。
場合によっては、単一の材料からなる非常に薄い層（例えば、２０ｎｍ）が、構造全体の表面に残ることがあるが、これは最終的な構造を得る上で問題とならない。
次に、この様にして準備したウエハを、例えば無地のシリコンから形成される別のウエハ３２に結合するか、又は別のウエハと組み立てる（図４Ｆ）。
一変形例では、各ウエハに画定された領域によって二つのウエハを組み立てることができる。例えば、ウエハ３２の表面に、下方にキャビティを作成する領域（層４と組み立てる側）と接触する既製品の構成要素を設ける。この場合、二つのウエハを互いに位置合わせすることができる。
この結果、支持体を有する「立体化された」埋め込み層４を有する構造体が得られ、この支持体上に、埋め込み層４を形成する第一の材料よりエッチングし易い材料２６、２８で充填された領域が設けられる。
一変形例によれば、二つのウエハ６、３２の少なくとも一方を薄膜化して、単結晶シリコン等からなる、必要な厚さの膜２を形成することができる（図４Ｇ）。
一つ又は複数のウエハは、例えば、機械研磨、及び／又は機械−化学研磨、及び／又は化学研削、及び／又は切削、及び／又はイオン（例えば水素）又は孔の生成により弱化させた埋め込み層の面の熱処理による破断から選択される様々な手段により薄くすることができる。これらの技術は、それぞれ単独で、又は組み合わせて使用可能である。
このように、二つのウエハの一方を、研削後機械−化学研磨を行うことにより薄膜化し、最終的に２０μｍの厚さを有する膜２を得ることができる。
このようにして得られた構成要素又は基板を初期材料として使用し、図２Ａ−２Ｄに関連して上述した技術を用いてマイクロシステム１８を作成することができる。従って、埋め込み層内に材料２６、２８が存在することにより、本埋め込みキャビティ生成法は先行技術の方法より簡単であり、特に、層４の平面内に制御された形状のキャビティ、特に、層４のリソグラフィ及びエッチングステップによって画定される正方形、長方形、楕円形、又は他のあらゆる形状のキャビティを生成するために使用することができる。
前述した説明は、層４内に一つのキャビティを有する実施例（図３Ａ）と、二つのキャビティを有する実施例（図４Ｄ−４Ｇ）に関しているが、同一の層内に異なる形状を有する任意の数のキャビティを作成することができる。
更に、同じ層内の二つのキャビティに、異なる材料を充填することができ、この場合、これら二つの材料は、層４の材料とは異なるエッチング特性を有し、特に層４のエッチング速度より大きなエッチング速度を有している。
図５Ｇは、本発明による別の構成要素を示し、本構成要素は、下層から順に、基板７２、第一の埋め込み層６０、始めに第一の材料から形成される第二の埋め込み層３４、及び、例えばシリコン又はゲルマニウム、ＩＩＩ−ＩＶ又はＩＩ−ＶＩ半導体、或いはＳｉＧｅのような半導体化合物からなる表面層６１から構成されている。
また、この表面層６１は、圧電性材料、焦電性材料、又は磁性材料から作成してもよい。
例えば、層３４の厚さは、５０ｎｍ〜５００ｎｍ又は１μｍとすることができ、表面層６１の厚さは、１０ｎｍ〜１μｍ又は５０μｍとすることができる。これらの厚さは前記範囲外でもよい。
第二の埋め込み層３４は、第二の材料５６、５８からなる一つ又は複数の埋め込み領域を有し、この第二の材料は層３４の第一の材料とは異なるものであり、基本的に、後段で行われるドライ又はウエットエッチングなどのエッチングの間の性質が異なる。即ち、材料５６、５８のエッチング速度は、層３４の材料のエッチング速度より小さく、表面層６１のエッチング速度よりも大きい。
換言すれば、図２Ａに関連して上述したように、一つ又は複数の開口１２を形成することにより、最初に層３４を形成していた第一の材料を、材料５６、５８のエッチング速度よりも大きいエッチング速度で優先的にエッチングすることが可能となる。例えば、第一の材料と第二の材料５６、５８のエッチング速度の比は、１又は２より大きいか、２〜１０、又は１０〜１０００であり、場合によっては１０００より大きい。
上掲の表１に、幾つかの化学エッチング溶液についての幾つかの材料の代表的なエッチング速度を示す。
図５Ｇに、第二の材料５６、５８を含む領域の外側領域の側面図を示す。しかし、これら領域の形状は、図３Ｂに示すように、構成要素又は層３４の主平面に平行な面内において正方形とすることができるか、又は他のあらゆる形状（円形、多角形、楕円形等）とすることができる。エッチングは、材料５６、５８を除いた材料に優先的に作用するので、任意の形状、特に正方形、円形、多角形、楕円形等のキャビティを作成することができる。
第一の埋め込み層６０は、材料５６、５８と同じ材料か、又は層３４の第一の材料より小さいエッチング速度を有する別の材料から構成することができる。
従って、層３４の第一の材料のエッチングにより、材料５６、５８からなる固定パッドと、その下部に位置する層６０が残る。これらパッド及び層６０は、基板７２上の表面層６１に機械的固定性と安定性を与える。従って、これらの手段により、アセンブリの安定性が高まる。
以下に、図５Ａ−５Ｇを参照してこのような構成要素の作成方法を説明する。
無地のシリコンウエハ（図５Ａ）上に、第一の材料、例えば、熱酸化、ＬＰＣＶＤ、又はＰＥＣＶＤ等によって得られる酸化ケイ素（ＳｉＯ２）等の絶縁材料からなる第一の層３４（図５Ｂ）を作成する。例えば、この層の厚さは約１μｍとすることができる。
領域５２、５４を、リソグラフィによってこのウエハ６上に画定し、これらの領域により、後段で化学エッチング（例えば、１０％のＨＦによる）、又はＲＩＥエッチング等によって形成されるキャビティ領域を画定する（図５Ｃ）。
これらの領域内の材料３４をエッチングによって完全に除去し、キャビティを形成する。
次に、第二の材料５６、５８をこれらのキャビティに充填する（図５Ｄ）。第二の材料は、第一の材料３４のエッチング速度よりも小さいエッチング速度でエッチングされる。
層３４、又は層３４を形成する第一の材料が酸化ケイ素ＳｉＯ２である場合、第二の材料５６、５８は、例えば窒化ケイ素又は多結晶Ｓｉとすることができる。このような第二の材料は、特にガス又は溶液によって酸化ケイ素が優先的にエッチングされるエッチングの間に、第一の材料とは異なる反応を示すように選択する。
このような堆積ステップを連続することにより、表面層又はフィルム６０が残り、次いでこの表面層又はフィルムは、例えば機械−化学研磨によって、又は前述の平坦化技術の一つを使用して平坦化することができる（図５Ｅ）。
従って、第二の材料５６、５８が既に多結晶Ｓｉから形成されている場合、フィルム６０も多結晶シリコンから作成できる。
表面層６０を形成する材料は、材料５６、５８と異なっていてよいが、表面層６０のエッチング速度は、第一の材料３４のエッチング速度より小さいことに注意されたい。
次に、均一な表面、即ち最適な条件下での平坦化が行われる。これは、図４Ｅを参照して上述したような、研磨に関して異なる機械特性を有する二つの材料からなる表面の平坦化が行われる場合とは異なっている。
従って、平坦化の終了時には、第二の材料からなる層６０が形成される。
次いで、このようにして準備したウエハを、例えば無地のシリコンとすることができる別のウエハ７２に結合するか、又はウエハ７２と組み立てる。
接着層７４は、基板７２又は表面層６０に予め塗布しておくこともできる。
上述の、均一な表面に行われた最適な平坦化が、基板７２と表面層６０の表面との分子結合に有利に作用する。このようにして、表面層６０は埋め込み層となる。
一変形例では、二つのウエハの各々に画定された領域を用いてこれらウエハを組み立てることができる。例えば、ウエハ７２の表面上に既に構成要素が作成されており、それらの、上にパッドが作成されている対向領域（層６０と組み立てられる側）を互いに接触させる。この場合、二つのウエハを互いに位置合わせすることができる。
この結果、第二の材料５６、５８及び第二の層６０を形成する材料よりも容易にエッチングできる第一の材料で充填された領域を含む、「立体化された」埋め込み層３４を含む構造体が得られる。
二つのウエハ６、７２の少なくとも一方を薄くすることにより、例えば単結晶シリコンからなる、所望の厚さの膜６１を得ることができる（図５Ｇ）。
一つ又は複数のウエハは、上記で例示として挙げた手段の中から選択される異なる手段により薄膜化することができる。
得られた構成要素又は基板は、図２Ａ−２Ｄに関して上述した技術を用いて、層６１内にマイクロシステムを作成するための初期材料として使用することができる。このように、本埋め込みキャビティ形成方法は、埋め込み層３４内の材料５６、５８の存在により、先行技術による方法よりも簡単であり、本方法を使用して、層３４内の形状の制御を向上させることができ、特に円形、正方形、長方形、楕円形、又は層３４のリソグラフィ及びエッチングにより画定される他のあらゆる形状の制御を向上させることができる。
同じ層３４内に、異なる形状を有する任意の数のキャビティを作成することができる。
更に、同じ層内の二つのキャビティを異なる材料で充填することができ、これら二つの材料は、層３４の材料とは異なるエッチング特性を有し、特にそれらのエッチング速度は層３４のエッチング速度より小さい。
更に、第一の材料をエッチングした後に残るパッド５６、５８は、結果として得られるデバイスの固定パッドとなり、安定性をもたらす。これらのパッドを導電性とすると、導電材としても機能できる。
ＳＯＩ構造を示す。 Ａ−Ｄは、先行技術による方法のステップを示す。 Ａ及びＢは、本発明による構成要素を示すそれぞれ側面図及び平面図である。 Ａ−Ｇは、本発明による方法のステップを示す。 Ａ−Ｇは、本発明による別の方法のステップを示す。

Claims (40)

  1. 表面層（２、６１）、少なくとも一つの埋め込み層（４、３４）、及び支持体（６、７２）を有する構造体の作成方法であって、
    −第一の支持体(６)の上に第一の材料からなる第一の層（４、３４）を形成し、この第一の層の内部に、第一の材料のエッチング速度とは異なるエッチング速度を有する第二の材料からなる少なくとも一つの領域（２６、２８，５６、５８）を作成することを含む、第一の構造体を形成するステップと、
    −第一の構造体と第二の支持体（３２、７２）を組み立てることによって表面層（２、６１）を形成するステップと
    を含む方法。
  2. 二つの支持体の少なくとも一方を薄膜化することを更に含む、請求項１に記載の方法。
  3. 第一の層（４、３４）をエッチングすることにより少なくとも一つのキャビティ（２２、２４、５２、５４）を形成した後、第二の材料でキャビティを充填することを含む、請求項１又は２に記載の方法。
  4. 組み立てを、分子結合又は接着によって行う、請求項１ないし３のいずれか１項に記載の方法。
  5. 表面層（２、６１）に、最大のエッチング速度を用いて、埋め込み層（４、３４）の材料内部に開く少なくとも一つの開口（１２）を形成するステップを更に含む、請求項１ないし４のいずれか一項に記載の方法。
  6. 最大のエッチング速度で材料をエッチングすることにより、埋め込み層（４、３４）内部に少なくとも一つのキャビティ（２２、２４、５２、５４）を形成することを更に含む、請求項５に記載の方法。
  7. キャビティの形状が、基層（４、３４）及び表面層（２、６１）の面と平行な面内において、円形、正方形、長方形、多角形、又は楕円形であるか、或いは少なくとも一つの直角を有する、請求項６に記載の方法。
  8. 最大のエッチング速度を有する材料を、二酸化ケイ素、熱シリカ、多結晶シリコン、アモルファスシリコン、又は窒化ケイ素から作成する、請求項１ないし７のいずれか一項に記載の方法。
  9. 小さいエッチング速度を有する材料を、Ｓｉ３Ｎ４、或いはＢＰＳＧ又はＰＳＧタイプのドープされた二酸化ケイ素、又はＳｉＯ２から作成する、請求項１ないし８のいずれか一項に記載の方法。
  10. 表面層（２、６１）を、半導体、例えばシリコン又はゲルマニウム、或いはＩＩＩ−Ｖ又はＩＩ−ＶＩ半導体、又はＳｉＧｅ等の半導体化合物から作成する、請求項１ないし９のいずれか一項に記載の方法。
  11. 表面層（２、６１）を、圧電性材料、焦電性材料、又は磁性材料から作成する、請求項１ないし１０のいずれか一項に記載の方法。
  12. 表面層（２、６１）の内部に、電子部品、マイクロエレクトロニクス部品、電子−機械部品、又はＭＥＭＳ部品の少なくとも一部（１８）を形成するステップを更に含む、請求項１ないし１１のいずれか一項に記載の方法。
  13. 第二の材料のエッチング速度が第一の材料のエッチング速度より大きい、請求項１ないし１２のいずれか一項に記載の方法。
  14. 第一の層と第二の支持体（３２）を組み立てることにより表面層を作成する、請求項１ないし１３のいずれか一項に記載の方法。
  15. 第二の材料のエッチング速度が、第一の材料のエッチング速度より小さい、請求項１ないし１２のいずれか一項に記載の方法。
  16. 第一の材料と第二の材料を含む第一の層の表面上に、第一の材料よりもエッチング速度の遅い第三の材料からなる第二の層（６０）を形成するステップを更に含む、請求項１５に記載の方法。
  17. 第二の材料と第三の材料は同一で、同一ステップの間に堆積させる、請求項１６に記載の方法。
  18. 第二の層と第二の支持体（７２）を組み立てることにより表面層を形成する、請求項１５ないし１７のいずれか一項に記載の方法。
  19. 表面層（２、６１）の形成の前に研磨ステップを更に含む、請求項１ないし１８のいずれか一項に記載の方法。
  20. 前記第一の層と組み立てられる前記第二の支持体の表面側に、前記第一の層内の少なくとも一つの領域と接触する構成要素を設け、よって前記第一の構造体と前記第二の支持体とを組み立てるとき、両方のウエハを互いに位置合わせする、請求項１ないし１９のいずれか一項に記載の方法。
  21. 表面層（２）、第一の材料からなる少なくとも一つの埋め込み層（４）、及び支持体（６）を備えたデバイスであって、埋め込み層が、第一の材料のエッチング速度とは異なるエッチング速度を有する第二の材料からなる少なくとも一つの領域（２６、２８）を含むデバイス。
  22. 第二の材料からなる少なくとも一つの領域の形状が、埋め込み層（４）及び表面層（２）の平面に平行な面内において、円形、正方形、長方形、多角形、又は楕円形であるか、或いは、少なくとも一つの直角を有する、請求項２１に記載のデバイス。
  23. エッチング速度の小さい材料が、二酸化ケイ素等の電気絶縁体、熱シリカ、多結晶シリコン、アモルファスシリコン、又は窒化ケイ素である、請求項２１又は２２に記載のデバイス。
  24. エッチング速度の最も大きい材料が、Ｓｉ３Ｎ４、ＢＰＳＧ又はＰＳＧタイプのドープされた二酸化ケイ素、或いはＳｉＯ２から作成されている、請求項２１ないし２３のいずれか一項に記載のデバイス。
  25. 表面層（２、６１）が、半導体、例えばシリコン又はゲルマニウム、ＩＩＩ−Ｖ又はＩＩ−ＶＩ型半導体、或いはＳｉＧｅ等の半導体化合物から作成される、請求項２１ないし２４のいずれか一項に記載のデバイス。
  26. 表面層（２）が、圧電性材料、焦電性材料、又は磁性材料から作成される、請求項２１ないし２５のいずれか一項に記載のデバイス。
  27. 第二の材料が、第一の材料より大きいエッチング速度を有する、請求項２１ないし２６のいずれか一項に記載のデバイス。
  28. 第二の材料が、第一の材料より小さいエッチング速度を有する、請求項２１ないし２６のいずれか一項に記載のデバイス。
  29. 第一の材料より小さいエッチング速度を有する第三の材料からなる第二の埋め込み層（６０）を更に有する、請求項２８に記載のデバイス。
  30. 第二の材料と第三の材料は同一である、請求項２９に記載のデバイス。
  31. 最小エッチング速度に対する最大エッチング速度の比率が１０より大きい、請求項２１ないし３０のいずれか一項に記載のデバイス。
  32. 表面層（２、６１）、第一の材料からなる埋め込み層（４、６０）、及び支持体（６）を有する半導体デバイスであって、埋め込み層が、埋め込み層（４）と表面層（２）の平面に平行な面内において、正方形、長方形、多角形、又は楕円形であるか、少なくとも一つの直角を有する、少なくとも一つのキャビティを有する、半導体デバイス。
  33. 表面層（２、６１）、第一の材料（５６、５８）からなる領域及び少なくとも一つのキャビティを含む第一の埋め込み層（４）、第二の材料からなる第二の埋め込み層（６０）、及び支持体（６）を有する半導体デバイス。
  34. 表面層（２）が、半導体、例えばシリコン又はゲルマニウム、ＩＩＩ−Ｖ又はＩＩ−ＶＩ半導体、又はＳｉＧｅ等の半導体化合物から作成される、請求項３２又は３３に記載のデバイス。
  35. 表面層（２）が、圧電性材料、焦電性材料、又は磁性材料から作成される、請求項３２ないし３４のいずれか一項に記載のデバイス。
  36. 埋め込み層の内部に形成されたキャビティの上方の、表面層（２）の内部に、電子部品、マイクロエレクトロニクス部品、電子−機械部品、又はＭＥＭＳ部品の一部又は全部（１８）を更に有する、請求項３２ないし３５のいずれか一項に記載のデバイス、
  37. 表面層（２）、第一の材料からなる少なくとも一つの埋め込み層（４）、及び支持体（６）を有するデバイスであって、埋め込み層は、一方が第二の材料からなり、他方が前記第二の材料とは異なる第三の材料からなる少なくとも二つの領域（２６、２８）を有し、第二の材料及び第三の材料は、第一の材料とは異なるエッチング速度を有するデバイス。
  38. 前記第二の材料及び第三の材料のエッチング速度が第一の材料のエッチング速度より大きい、請求項３７に記載のデバイス。
  39. 前記第二の材料及び第三の材料のエッチング速度が第一の材料のエッチング速度より小さい、請求項３７に記載のデバイス。
  40. 第一の材料のエッチング速度より小さいエッチング速度を有する材料からなる第二の埋め込み層（６０）を更に有する、請求項３９に記載のデバイス。
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