CN104756233A - 半导体器件的制造方法 - Google Patents
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Abstract
本发明实现一种半导体器件的制造方法，其能够避免在一个半导体器件的制造过程作为在固相扩散中使用的扩散源的高浓度杂质层污染使用同一设备制造的其它半导体器件，并且能够抑制半导体器件的特性因密封树脂中的可动离子而变动。半导体器件的制造方法包含利用固相扩散形成构成半导体器件(晶闸管)(100)的扩散区域(阴极区域)(103)的固相扩散工序，该固相扩散工序包含：在半导体衬底(N型硅衬底)(101)上形成成为杂质的扩散源的高浓度杂质层，使得该高浓度杂质层与该半导体衬底的规定的区域有选择地接触的工序；利用热处理使杂质从该扩散源层扩散至该半导体衬底而形成该扩散区域的工序；和在进行了该热处理后除去该扩散源层的工序。
Description
技术领域
本发明涉及半导体器件的制造方法，尤其涉及包含利用固相扩散形成深的扩散区域的工序的半导体器件的制造方法。
背景技术
一直以来，作为大电流、高耐压元件，使用晶闸管等的双极型半导体元件，但是，一般而言晶闸管的阴极区域的形成，从处理大电流的关系出发需要使杂质扩散至半导体衬底的深处的扩散处理，一直以来，在半导体衬底上形成成为杂质的扩散源的高浓度杂质层后，利用热处理使杂质从该高浓度杂质层扩散至半导体衬底的规定的区域而形成深的阴极区域。
图14是说明现有的晶闸管的图，图14(a)示意性地表示晶闸管的等效电路，图14(b)示意性地表示晶闸管的概念性的结构，图14(c)表示构成晶闸管的扩散区域的布局，图14(d)示意性地表示图14(c)的Da-Da’线部分的截面结构。另外，图15示意性地表示图14(c)的Dc-Dc’线部分的截面结构。
如图14(a)所示，晶闸管10是以一方的晶体管Tr1的基极和集电极分别成为另一方的晶体管Tr2的集电极和基极的方式将PNP晶体管Tr1和NPN晶体管Tr2组合而成的，如图14(b)所示，由形成主电流Im的路径的4个半导体区域(P区域R1、N区域R2、P区域R3和N区域R4)构成。在此，PNP晶体管Tr1的发射极成为晶闸管的阳极(P区域R1)A，NPN晶体管Tr2的发射极成为晶闸管的阴极(N区域R4)C，另外，PNP晶体管Tr1的集电极和NPN晶体管Tr2的基极的共用区域(P区域R3)成为晶闸管的栅极(门极)G。
另外，从栅极G向阴极C流动控制晶闸管10的导通截止的控制电流Ic，即从栅极G向阴极C流动控制电流(栅极电流)Ic，由此，能够使阳极A与阴极C之间导通而流动主电流Im。此外，在光耦可控硅(Photo Triac)的情况下，栅极电流(触发电流)使LED发光而产生。
这样的晶闸管的用途作为大电流的开关且无触点的开关元件使用。
具体来讲，如图14(c)、图14(d)和图15所示，晶闸管10具有在N型衬底(例如，N型硅衬底)11上以相对的方式形成的P+型半导体区域12和12a，在一方的P+型半导体区域12内形成有N+型半导体区域13。在此，该N+型半导体区域13为阴极C，一方的P+型半导体区域12为栅极G，并且，另一方的P+型半导体区域12a为阳极A，在作为阴极C、阳极A和栅极G的半导体区域，即N+阴极区域13、P+阳极区域12a和P+栅极区域12，分别形成接触孔C1、C2和C3。此外，图14(c)中，N型衬底11表示将晶片状态的衬底切割而得到的芯片状态的衬底。
另外，如图14(d)和图15所示，在N型衬底11的表面形成热氧化膜(SiO2)14作为NSG(无掺杂的硅酸盐玻璃)膜，在该热氧化膜14上形成用于形成N+阴极区域13的作为扩散源的PSG(磷硅酸盐玻璃)膜15，并且以覆盖它们的方式形成有聚酰亚胺保护膜16。另外，如图14(d)所示，在N+阴极区域13上，以贯通热氧化膜14和聚酰亚胺保护膜16的方式形成有接触孔C1，阴极电极20经由接触孔C1与N+阴极区域13连接。另外，如图15所示，在P+阳极区域12a上以贯通热氧化膜14、PSG(磷硅酸盐玻璃)膜15和聚酰亚胺保护膜16的方式形成有接触孔C2，阳极电极20a经由接触孔C2与P+阳极区域12a连接。并且，聚酰亚胺保护膜16、阴极电极20和阳极电极20a由密封树脂17覆盖。
此外，如图14(c)所示，在P+栅极区域12上，也以贯通热氧化膜14、PSG(磷硅酸盐玻璃)膜15和聚酰亚胺保护膜16的方式形成有接触孔C3，栅极电极(未图示)经由该接触孔C3与P+栅极区域12连接。另外，栅极电极也由密封树脂17密封。
接着，对现有的晶闸管的制造方法进行说明。
图16是按工艺顺序(图16(a)～图16(d))对现有的晶闸管的制造方法进行说明的图，表示图14(c)的Db-Db’线部分的截面结构。
在N型衬底(在此，晶片状态的衬底)11的表面侧形成P+型半导体区域12后，在整个面形成热氧化膜14a，之后，在该P+型半导体区域12的要形成N+阴极区域13a的区域上形成热氧化膜14a的开口部14a1(图16(a))。此外，在形成成为P+栅极区域的P+型半导体区域12的工序中，P+阳极区域12a也同时形成。其中，P+阳极区域12a也可以通过与成为P+栅极区域的P+型半导体区域12不同的工序形成。
接着，当将N型衬底11暴露在磷气氛中时，高浓度PSG膜15形成于整个面。此时，在N型衬底11的与热氧化膜14a的开口部14a1对应的部分形成浅的N+阴极区域13a(图16(b))。此外，当将N型衬底11暴露在磷气氛中时，在N型衬底的背面也形成高浓度PSG膜，但是，N型衬底11的背面侧的高浓度PSG膜在晶片切割前的晶片背面研磨时最终被削除，所以在此未图示。
之后，杂质的磷因N型衬底11的热处理从高浓度PSG膜15向N型衬底11固相扩散，浅的N+阴极区域13a变化为深的N+阴极区域13。此时，高浓度PSG膜15的位于深的N+阴极区域13上的部分，由于杂质的磷因扩散而移动至N型衬底11侧，因此与作为热氧化膜14a的NSG(SiO2)同化而成为一个氧化硅膜(SiO2膜)14(图16(c))。
接着，将聚酰亚胺保护膜16形成为覆盖氧化硅膜14和高浓度PSG膜15(图16(d))。
之后，利用光刻法处理，在N+阴极区域13上以贯通聚酰亚胺保护膜16和热氧化膜14的方式形成接触孔C1。此时，在图15(c)所示的P+阳极区域12a上也同样地形成接触孔C2。之后，进一步，在形成阴极电极20和阳极电极20a后，利用密封树脂17将半导体衬底的表面侧密封(参照图14(d))。
此外，专利文献1中公开有一种方法，在上述晶闸管等的大电流、高耐压的双极型元件的制造方法中，在半导体衬底上形成作为杂质的扩散源的高浓度杂质层后，进行高浓度杂质层的热处理，利用来自该高浓度杂质层的固相扩散，在半导体衬底上形成杂质扩散区域。
现有技术文献
专利文献
专利文献1：日本特开平9-213946号公报
发明内容
发明想要解决的技术问题
但是，在半导体器件的生产线中，不是一种半导体器件(例如，晶闸管等的双极型半导体元件)，而是多种半导体器件(例如，MOS型半导体元件)的处理并行地进行，一个处理完成后的半导体器件暂时被收纳于保管库，根据其它半导体器件的处理状况被输送至必要的处理装置。
具体来讲，在如上述方式制造晶闸管的情况下，例如如图17所示，进行利用CVD法等沉积成为杂质的扩散源的高浓度PSG膜15的磷沉积(处理P1)(图16(b))，之后，在进行了利用热处理使杂质从高浓度PSG膜15扩散至衬底的深的部分的固相扩散(処理P2)的状态(图16(c))下，N型衬底11以晶片状态暂时收纳于第一保管库10a(参照图18)。之后，为了进行保护膜的形成等的处理而从第一保管库10a搬出(参照图18)。
但是，在对N型衬底11进行了固相扩散(处理P2)的状态下，N型衬底11成为在表面露出作为扩散源的高浓度PSG膜15的状态P3(图17)。
因此，在这样的状态P3下，在第一保管库10a收纳有晶闸管的制造途中的N型衬底11时，第一保管库10a内的内部的气氛因来自高浓度PSG膜15的磷的扩散而被污染。如上述方式，在第一保管库10a内被磷污染的状态下，作为其他半导体元件的MOS元件的制作中途的晶片，在使被实施了扩散处理Cm1的表面区域露出的状态下，收纳于第一保管库10a时，有可能导致该MOS元件的制作途中的晶片被磷污染(在后工序的磷污染P4)。
此外，在半导体器件的生产线中，一般保管库按处理的阶段分开使用，例如，关于晶闸管制造工序和MOS元件制造工序中的任一者，在保护膜的形成阶段Sa3和Cm2、配线的形成阶段Sa4和Cm3中，均利用与第一保管库10a不同的第二的保管库10b，因此，晶闸管的制造途中的高浓度PSG膜15露出的状态的衬底不被收纳于第二保管库10b，不用担心在第二保管库10b的磷污染。
另外，在上述晶闸管的制造方法中，在形成深的N+阴极区域13后，N型衬底11的表面侧在覆盖热氧化膜14和聚酰亚胺保护膜16的状态下由密封树脂17密封，因此，还存在包含于密封树脂17中的可动离子(K，Na等)，经由遮蔽它们的效果弱的热氧化膜14和聚酰亚胺保护膜16进入到N+阴极区域13而导致晶闸管的特性变动的问题。
本发明是为了解决上述那样的问题点而完成的，其目的在于提供一种能够避免在一个半导体器件的制造过程中作为在固相扩散中使用的扩散源的高浓度杂质层对使用同一设备制造的其他半导体器件进行污染的半导体器件的制造方法。
另外，本发明的目的在于获得不仅能够防止因在一个半导体器件的制造中使用的固相扩散源而污染其他半导体器件，而且能够抑制半导体器件的特性因半导体器件的密封树脂中的可动离子的影响而变动的半导体器件的制造方法。
用于解决问题的技术方案
本发明的半导体器件的制造方法通过如下方式达成目的：该半导体器件的制造方法包含利用固相扩散形成构成半导体器件的扩散区域的固相扩散工序，该固相扩散工序包含：在半导体衬底上形成成为杂质的扩散源的扩散源层，使得该扩散源层与该半导体衬底的规定的区域有选择地接触的工序；利用热处理使杂质从该扩散源层扩散至该半导体衬底而形成该扩散区域的工序；和在进行了该热处理后进行其它的处理前除去该扩散源层的工序。
本发明在上述半导体器件的制造方法中，优选包括在进行了上述其它的处理后，在利用密封树脂将上述半导体衬底密封前，在该半导体衬底的整个面形成阻止该密封树脂中的离子侵入该半导体衬底的离子侵入阻止层的工序。
本发明在上述半导体器件的制造方法中，优选上述固相扩散工序包含在上述半导体衬底上形成具有开口的绝缘膜的工序，上述扩散源层的形成工序是在该绝缘膜上沉积该扩散源层使得该扩散源层经由该绝缘膜的开口与该半导体衬底接触的工序。
本发明在上述半导体器件的制造方法中，优选上述绝缘膜的形成工序包含：在上述半导体衬底上形成热氧化膜作为上述绝缘膜的工序；和对该热氧化膜有选择地进行蚀刻，在与要将该半导体衬底的杂质扩散的区域对应的部分形成该热氧化膜的开口的蚀刻工序。
本发明在上述半导体器件的制造方法中，优选在上述固相扩散工序中，作为上述扩散源层，使用掺杂有磷的高浓度氧化硅膜，在该固相扩散工序后的氧化膜形成工序中，在除去了作为该扩散源层的高浓度氧化硅膜的状态下，在上述半导体衬底的整个面形成无掺杂的氧化硅膜，接着，在该无掺杂的氧化硅膜上形成掺杂有磷的高浓度的氧化硅膜作为上述离子注入阻止层。
本发明在上述半导体器件的制造方法中，优选上述半导体器件为双极型的半导体元件、光耦可控硅或者晶闸管，上述扩散区域为该双极型的半导体元件的发射极、该光耦可控硅的阴极或者该晶闸管的阴极。
本发明在上述半导体器件的制造方法中，优选上述半导体器件通过在上述半导体衬底上形成上述扩散区域和配线层后由密封树脂密封而形成，该密封树脂与该半导体衬底之间设置有上述无掺杂的氧化硅膜与作为上述离子注入阻止层的高浓度氧化硅膜的层叠结构的层间绝缘膜。
本发明在上述半导体器件的制造方法中，优选作为上述离子注入阻止层的高浓度氧化硅膜的磷浓度为3mol～8mol。
本发明在上述半导体器件的制造方法中，优选作为上述离子注入阻止层的高浓度氧化硅膜具有1800nm～2400nm的膜厚。
本发明在上述半导体器件的制造方法中，优选上述无掺杂的氧化硅膜具有500nm～600nm的膜厚。
本发明在上述半导体器件的制造方法中，优选上述热氧化膜的膜厚为400nm～500nm。
本发明在上述半导体器件的制造方法中，优选形成上述扩散源层的工序是利用CVD法将作为高浓度地掺杂有磷的氧化硅膜的高浓度PSG膜沉积在上述半导体衬底上的工序，形成上述扩散区域的工序是利用该高浓度PSG膜的热处理使磷从该高浓度PSG膜固相扩散至该半导体衬底的工序，该高浓度PSG膜的利用CVD法进行的沉积，与该高浓度PSG膜的利用热处理进行的固相扩散，在同一处理炉内连续进行。
本申请发明例如提供以下方案。
(方案1)
一种半导体器件，其包括：半导体衬底；形成在该半导体衬底的表面部分的扩散区域；形成在该半导体衬底上的绝缘膜；形成在该绝缘膜上，经由形成于该绝缘膜的接触孔与该扩散区域连接的电极；和形成在该绝缘膜和该电极的上侧，将该半导体衬底的表面侧密封的密封树脂，
该绝缘膜包括阻止该密封树脂中的离子侵入该扩散区域的离子侵入阻止层，
该离子侵入阻止层具有与该扩散区域的位于该接触孔内的部分以外的区域重叠的平面图案。
(方案2)
在方案1记载的半导体器件中，上述离子侵入阻止层包括掺磷的硅酸盐玻璃层。
(方案3)
在方案2记载的半导体器件中，上述离子侵入阻止层包括上述掺磷的硅酸盐玻璃层和形成在该掺磷的硅酸盐玻璃层上的氮化硅膜。
(方案4)
在方案1至方案3中任一方案所记载的半导体器件中，
上述绝缘膜包括：
形成在上述半导体衬底上的热氧化膜；和
形成在该热氧化膜上的无掺杂硅酸盐玻璃层，
上述离子侵入阻止层形成在该无掺杂硅酸盐玻璃层上。
(方案5)
在方案1至方案4中任一方案所记载的半导体器件中，
上述半导体衬底具有第一导电型，包括：以与该半导体衬底的表面部分相对的方式形成的一对第二导电型半导体区域；和形成在该一对第二导电型半导体区域中的一个第二导电型半导体区域内的第一导电型半导体区域，在该半导体衬底内形成有作为以该第一导电型半导体区域为阴极区域，以该一对第二导电型半导体区域中的一个和另一个分别为栅极区域和阳极区域的晶闸管的元件结构。
(方案6)
在方案1至方案5中任一方案所记载的半导体器件中，
上述绝缘膜具有由多个绝缘层构成的多层结构，该多个绝缘层各自具有的相对于规定的蚀刻剂的蚀刻速率中，越接近上述半导体衬底的绝缘层的上述蚀刻速率越小。
发明效果
如以上所述，根据本发明，能够实现一种半导体器件的制造方法，其能够避免在一个半导体器件的制造过程中作为在固相扩散中使用的扩散源的高浓度杂质层对使用同一设备制造的其它半导体器件进行污染。
另外，根据本发明，能够实现不仅能够防止因在一个半导体器件的制造中使用的固相扩散源而污染其他半导体器件，而且能够抑制半导体器件的特性因半导体器件的密封树脂中的可动离子的影响而变动的半导体器件的制造方法。
附图说明
图1是说明本发明的实施方式1的半导体器件的图，图1(a)示意性地表示作为该实施方式1的半导体器件的晶闸管的等效电路，图1(b)示意性地表示该晶闸管的示意的结构，图1(c)示意性地表示构成该晶闸管的扩散区域的布局，图1(d)示意性地表示图1(c)的D1-D1’线部分的截面结构。
图2是对本发明的实施方式1的半导体器件进行说明的图，示意性地表示图1(c)的D3-D3’线部分的截面结构。
图3是按工艺顺序(图3(a)～图3(h))对本发明的实施方式1的半导体器件的制造方法进行说明的图，表示图1(c)的D2-D2’线部分的截面结构。
图4按工艺顺序表示本发明的实施方式1的半导体器件的制造方法的处理。
图5是对本发明的实施方式1的半导体器件的制造方法进行说明的图，表示在处理炉内在半导体衬底上沉积作为扩散源的高浓度PSG膜的处理。
图6是对本发明的实施方式1的半导体器件的制造方法进行说明的图，表示在处理炉内使磷从沉积在半导体衬底上的高浓度PSG膜固相扩散至半导体衬底的处理。
图7是对本发明的实施方式1的半导体器件进行说明的图，表示该半导体器件中的接触孔的截面结构。
图8是对本发明的实施方式2的半导体器件进行说明的图，图8(a)示意性地表示作为该实施方式2的半导体器件的晶闸管的等效电路，图8(b)示意性地表示该晶闸管的示意的结构，图8(c)示意性地表示构成该晶闸管的扩散区域的布局，图8(d)示意性地表示图8(c)的D11-D11’线部分的截面结构。
图9是对本发明的实施方式2的半导体器件进行说明的图，示意性地表示图8(c)的D33-D33’线部分的截面结构。
图10是对本发明的实施方式2的半导体器件的制造方法按工艺顺序(图10(a)～图10(g))进行说明的图，表示图8(c)的D22-D22’线部分的截面结构。
图11是对本发明的实施方式2的半导体器件的制造方法的处理按工艺顺序(图11(a)和图11(b))进行说明的图，表示图8(c)的D22-D22’线部分的截面结构。
图12按工艺顺序表示本发明的实施方式2的半导体器件的制造方法的处理。
图13是对本发明的实施方式2半导体器件的改善后的特性进行说明的图。
图14是对现有的晶闸管进行说明的图，图14(a)示意性地表示晶闸管的等效电路，图14(b)示意性地表示晶闸管的概念性的结构，图14(c)示意性地表示构成晶闸管的扩散区域的布局，图14(d)示意性地表示图14(c)的Da-Da’线部分的截面结构。
图15是对现有的晶闸管进行说明的图，示意性地表示图14(c)的Dc-Dc’线部分的截面结构。
图16是按工艺顺序(图16(a)～图16(d))对现有的晶闸管的制造方法进行说明的图，表示图14(c)的Db-Db’线部分的截面结构。
图17是对现有的晶闸管的制造方法中的问题点进行说明的图。
图18是对一般的半导体器件的生产线中所使用的处理中的保管半导体晶片的保管库及其利用方法进行说明的图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
(实施方式1)
图1是对本发明的实施方式1的半导体器件进行说明的图，图1(a)示意性地表示作为该实施方式1的半导体器件的晶闸管的等效电路，图1(b)示意性地表示该晶闸管的示意的结构，图1(c)示意性地表示构成该晶闸管的扩散区域的布局，图1(d)示意性地表示图1(c)的D1-D1’线部分的截面结构。
该实施方式1的作为半导体器件的晶闸管100，与图14所示的现有的晶闸管10同样，具有如图1(a)和图1(b)所示将PNP晶体管Tr1和NPN晶体管Tr2组合而成的结构。
具体来讲，如图1(c)、图1(d)和图2所示，该实施方式1的晶闸管100例如具有N型硅衬底等的N型衬底101，在该N型衬底101上以相对的方式形成有P+型半导体区域102和102a，在一方的P+型半导体区域102内形成有N+型半导体区域103。在此，该N+型半导体区域103为晶闸管的阴极C，一方的P+型半导体区域102为晶闸管的栅极G，并且，另一方的P+型半导体区域102a为晶闸管的阳极A，在作为阴极C、阳极A和栅极G的半导体区域，即N+阴极区域103、P+阳极区域102a和P+栅极区域102，分别形成有接触孔C1、C2和C3。此外，图1(c)中，N型衬底101表示将晶片状态的衬底切割而得到的芯片状态的衬底。
另外，如图1(d)和图2所示，在N型衬底101的表面形成热氧化膜(SiO2)104作为NSG(无掺杂硅酸盐玻璃)膜，在该热氧化膜104上，利用CVD法依次层叠NSG(无掺杂硅酸盐玻璃)膜106和PSG(掺磷的硅酸盐玻璃)膜107。
在此，NSG膜(热氧化膜)104的膜厚为400nm～500nm左右，NSG膜(CVD膜)106的膜厚为500nm～600nm左右。另外，PSG膜(CVD膜)107的膜厚为1800nm～2400nm左右，其磷浓度为3mol～8mol左右(例如，6mol)。包含这些氧化膜104、106、107的绝缘膜，如图7所示，将其整体的膜厚Ta设定为3μm，使得能够获得耐压600V。在此，PSG膜(CVD膜)107是阻止密封树脂中的可动离子(K，Na等)向衬底侵入的离子侵入阻止层，该PSG膜(CVD膜)107的膜厚过薄时，阻止密封树脂中的可动离子(K，Na等)向衬底侵入的能力变弱，当过厚时，在用于形成接触孔的蚀刻时在横方向的蚀刻量变大，因此，设定为1800nm～2400nm左右。
另外，热氧化膜104是在由固相扩散(驱动扩散)形成阴极时成长的氧化膜，形成为最终能够获得450nm左右的膜厚，但是，涂敷膜时的膜厚的偏差为50nm左右，成为450±50nm的膜厚。
另外，NSG膜(CVD)106形成为最终能够获得550nm左右的膜厚，但是，涂敷膜时的膜厚的偏差为50nm左右，成为550±50nm的膜厚。
该NSG膜106是对从用于确保上述600V的耐压的氧化膜104、106、107的整体膜厚(3μm)减去热氧化膜(400nm～500nm)104和PSG膜107的膜厚得到的不足膜厚量进行补充的膜。
并且，在N+型半导体区域(N+阴极区域)103上，如图1(d)所示以贯通热氧化膜104、NSG膜106和PSG膜107的方式形成接触孔C1，阴极电极120经由接触孔C1与N+阴极区域103连接。另外，在P+型半导体区域(P+阳极区域)102a上，如图2所示以贯通热氧化膜104、NSG膜106和PSG膜107的方式形成接触孔C2，阳极电极120a经由该接触孔C2与P+阳极区域102a连接。另外，在P+栅极区域102上也如图1(c)所示以贯通热氧化膜104、NSG膜106和PSG膜107的方式形成接触孔C3，栅极电极(未图示)经由该接触孔C3与P+栅极区域102连接。而且，这些电极利用接合线(未图示)等与将这些电极引出至密封树脂的外部的引线连接。
即，这样的芯片状态的衬底(芯片衬底)101芯片焊接于引线框等的支承体(未图示)，芯片衬底的电极通过引线接合等与引线框的内部引线端连接，芯片衬底通过密封树脂与引线框密封为一体，作为半导体器件的晶闸管完成。在完成的晶闸管中，PSG膜107、阴极电极120、阳极电极120a和栅极电极(未图示)由密封树脂110覆盖。
在此，关于上述氧化膜104、106和107的相对于蚀刻液(例如氟酸)的蚀刻速率，利用CVD法涂敷的PSG膜107的蚀刻的速率最大，其次利用CVD法涂敷的NSG膜106的蚀刻的速率较大，利用热氧化涂敷的氧化膜104的蚀刻的速率最小。因此，当使用形成在PSG膜107上的蚀刻掩模进行湿蚀刻时，接触孔C1的截面形状如图7所示成为越向上侧去越扩大的台阶状，成为顺滑的形状，构成电极等的金属层的覆层(coverage)变得良好。
另外，该NSG膜(CVD膜)106进入到PSG膜(CVD膜)107与NSG膜(热氧化膜)104之间，由此，如上所述，在利用湿蚀刻形成了接触孔时的截面形状成为更加顺滑的台阶状，能够使金属配线的覆层良好。
接着，对该实施方式1的半导体器件的制造方法进行说明。
图3是按工艺顺序(图3(a)～图3(h))对该实施方式1的半导体器件的制造方法进行说明的图，表示图1(c)的D2-D2’线部分的截面结构。另外，图4按顺序表示该制造方法中的处理工序。
首先，如图3(a)所示，在N型衬底(在此，晶片状态的衬底)101上形成成为栅极G的P+型半导体区域102和成为阳极A的P+型半导体区域102a(参照图1(c)、(d))，接着，在整个面作为无掺杂硅酸盐(NSG)膜形成热氧化膜104a，之后，对热氧化膜104a有选择地蚀刻，在该P+型半导体区域102的要形成N+阴极区域103a的区域上形成热氧化膜104a的开口104a1。
接着，如图5所示，将多个N型衬底(在此，晶片状态的衬底Wh)101在由衬底保持台St支承的状态下，导入到处理炉(衬底处理腔室)CH1内，对POCl3溶液Bb内导入窒素(N2)气体而进行起泡(bubbling)，以氮气作为运载气体经由原料气体供给管Gsp将磷化合物供给到衬底处理腔室CH1内。由此，在配置在衬底处理腔室CH1内的N型衬底101的表面，如图3(b)所示，形成作为杂质扩散源的高浓度PSG膜(扩散源层)105(图4所示的磷沉积工序S1)。此时，在N型衬底101的与热氧化膜104a的开口部104a1对应的部分形成浅的N+阴极区域103a。此时的温度例如为800～1000℃左右，处理时间为10～30分左右。此外，在N型衬底的背面形成的高浓度PSG膜在晶片切割前的晶片背面研磨时最终被削除，所以未图示。
接着，如图6所示，在相同的衬底处理腔室CH1内保持有上述多个N型衬底(晶片状态的衬底Wh)101的状态下，将对该衬底处理腔室CH1供给的气体切换为氮气和水蒸气(H2O)，实施对N型衬底101的热处理。由此，杂质的磷从高浓度PSG膜105固相扩散至N型衬底101的浅的N+阴极区域103a，由此，如图3(c)所示，浅的N+阴极区域103a变化为深的N+阴极区域103(图4的深的磷扩散工序S2)。此时的热处理温度为1000～1200度左右，处理时间为30分～60分左右。此时，高浓度PSG膜105的位于深的N+阴极区域103上的部分，由于杂质的磷因扩散而移动到深的N+区域(阴极)103，因此与作为热氧化膜104a的NSG(无掺杂硅酸盐玻璃)膜同化而成为一个氧化硅膜(SiO2膜)104。
接着，如图3(d)所示，利用氟酸除去高浓度PSG膜105(图4的高浓度PSG膜除去工序S3)。
之后，如图3(e)所示，利用CVD法形成无掺杂硅酸盐玻璃(NSG)膜106(图4的NSG膜形成工序S4)，进而在其上利用CVD法沉积磷的浓度为3～8mol(例如6mol)的PSG膜107(图4的PSG膜沉积工序S5)。该PSG膜107的沉积处理在处理温度为350℃～450℃的范围、处理时间为30分～60分的范围中进行。
之后，利用光刻法处理形成接触孔C1～C3。
具体来讲，在PSG膜107利用光致抗蚀剂膜的图案化形成蚀刻掩模108，使用该蚀刻掩模108，通过使用氟酸等的湿蚀刻，对高浓度PSG膜107、NSG膜106和SiO2膜104有选择地进行蚀刻，在N+阴极区域103上形成接触孔C1，在P+阳极区域102a上形成接触孔C2(参照图3(f)、图1(d)、图2)。此时，在P+栅极区域102上也形成接触孔C3。
此外，形成经由上述接触孔C1与深的N+阴极区域103相连的阴极电极120，并且形成经由接触孔C2与P+区域(阳极)102a相连的阳极电极(未图示)(图3(g))。此时，也形成经由上述接触孔C3与P+栅极区域102相连的栅极电极(未图示)。在如上述方式形成电极后，经由芯片焊接工序和引线接合工序，利用密封树脂110将半导体衬底101密封(参照图3(h)、图1(d)、图2)。
接着，对本实施方式1的作用效果进行说明。
如上所述，在本实施方式1中，在利用热处理进行了以高浓度PSG膜105为扩散源的固相扩散后，紧接着除去在固相扩散中使用的高浓度PSG膜105，由此，在半导体器件的制造线上，即使在晶闸管的制造工序中进行了固相扩散的晶片衬底和其它半导体元件的制造途中的晶片衬底共用同一保管库的情况下，也能够避免在晶闸管的制造中在固相扩散中使用的高浓度PSG膜105污染其它半导体元件的衬底。
另外，该实施方式1中，在利用密封树脂110将半导体衬底101密封前，使PSG膜107形成在半导体衬底的整个面，因此，能够利用PSG膜(离子侵入阻止层)107的吸杂效果，阻止密封树脂中的可动离子(K，Na等)侵入到阴极等的半导体区域，能够避免晶闸管的器件特性因密封樹脂中的可动离子而变动。即，在作为掺杂有磷的硅酸盐玻璃膜的PSG膜中，通过磷的掺杂来提高捕捉从外部侵入的离子的作用，作为侵入的离子的吸杂层发挥功能。
尤其是，在该实施方式1的晶闸管100的元件结构中，阻止密封树脂中的离子侵入到阴极等的半导体区域的PSG膜107，形成为覆盖N+阴极区域103的在接触孔C1内露出的部分以外的区域，因此，能够阻止密封树脂的可动离子(K，Na等)从电极120与PSG膜107的间隙侵入到阴极区域103中。
另外，同样地，PSG膜107形成为覆盖P+阳极区域102a和P+栅极区域102的位于接触孔C2和C3内的部分以外的区域，因此，能够阻止密封树脂的可动离子(K，Na等)从阳极电极120a、栅极电极(未图示)与PSG膜107的间隙侵入到阳极区域102a和栅极区域102。
另外，在本实施方式1的晶闸管100中，在半导体衬底上作为层间绝缘膜形成热氧化膜104、其上的NSG膜106及其上的PSG膜107的三层结构的层间绝缘膜，因此，用于将形成于半导体衬底101的扩散区域即N+阴极区域103、P+阳极区域102a和P+栅极区域102a，与形成在该层间绝缘膜上的阴极电极120、阳极电极120a和栅极电极(未图示)连接的接触孔的截面形状，为分阶段地越靠近上侧越扩大的形状(参照图7)，构成电极的金属层的覆层变得良好，能够抑制与电极相连的配线的断线和连接不良等的产生。
(实施方式2)
接着，对本发明的实施方式2的半导体器件进行说明。
图8是对本发明的实施方式2的半导体器件进行说明的图，图8(a)示意性地表示作为该实施方式2的半导体器件的晶闸管的等效电路，图8(b)示意性地表示该晶闸管的示意的结构，图8(c)示意性地表示构成该晶闸管的扩散区域的布局，图8(d)示意性地表示图8(c)的D11-D11’线部分的截面结构。
该实施方式2的半导体器件(晶闸管)200，替代实施方式1的半导体器件(晶闸管)100中的、阻止密封树脂110中的可动离子(K，Na等)向衬底侵入的由PSG膜(CVD膜)107形成的离子注入阻止层，而设置由形成在NSG膜(CVD膜)106上的PSG膜(常压CVD膜)117a和形成在该PSG膜(CVD膜)117a上的SiN膜(减压CVD膜)117b构成的离子注入阻止层，其它结构与实施方式1中的晶闸管100相同。
当详细说明时，该实施方式2的晶闸管200，与图1所示的实施方式1的晶闸管100同样地，如图8(a)和图8(b)所示，具有将PNP晶体管Tr1和NPN晶体管Tr2组合而成的结构。
另外，构成晶闸管200的阳极A、阴极C和形成栅极G的半导体区域，与实施方式1的晶闸管100中的结构相同，在形成阴极C的区域(N+阴极区域)103、形成阳极的N+阳极区域102a和构成栅极G的P+栅极区域102上，分别形成有接触孔C1、C2和C3。此外，图8(c)中，N型衬底101表示将晶片状态的衬底切割而得到的芯片状态的衬底(芯片衬底)。
该芯片状态的衬底芯片焊接于引线框等的支承体，芯片衬底的电极通过引线接合等与引线框的内部引线端连接，芯片衬底与引线框一起由密封树脂密封，作为半导体器件的晶闸管完成。
该实施方式2的晶闸管200中，截面结构与实施方式1的晶闸管100不同。
图8(d)示意性地表示图8(c)的D11-D11’线部分的截面结构，图9示意性地表示图8(c)的D33-D33’线部分的截面结构。
具体来讲，在该实施方式2中，在N型衬底(N型硅衬底)101的表面上与实施方式1同样，热氧化膜(SiO2)104形成为NSG(无掺杂硅酸盐玻璃)膜，在该热氧化膜104上利用CVD法依次层叠NSG(无掺杂硅酸盐玻璃)膜106和PSG(掺磷的硅酸盐玻璃)膜117a，这些热氧化膜(SiO2)104、NSG膜106和PSG膜117a构成由多个绝缘层构成的多层结构的绝缘膜。在此，PSG膜117a与实施方式1的晶闸管100中的PSG膜107相同。
此外，该实施方式2的晶闸管200中，也在N+型半导体区域(N+阴极区域)103上如图8(d)所示以贯通热氧化膜104、NSG膜106和PSG膜117a的方式形成有接触孔C1，阴极电极120经由接触孔C1与N+阴极区域103连接。
另外，在P+型半导体区域(P+阳极区域)102a上，如图9所示，以贯通热氧化膜104、NSG膜106和PSG膜117a的方式形成有接触孔C2，阳极电极120a经由该接触孔C2与阳极区域102a连接。另外，在栅极区域102上也如图8(c)所示，以贯通热氧化膜104、NSG膜106和PSG膜117a的方式形成有接触孔C3，栅极电极(未图示)经由该接触孔C3与栅极区域102连接。
此外，在该实施方式2的晶闸管200中，以覆盖PSG膜117a的表面的方式形成有SiN膜(减压CVD膜)117b作为表面钝化膜，在该SiN膜(减压CVD膜)117b的与阴极电极120和阳极电极120a对应的部分，形成有用于通过引线接合等与引线框的内部引线连接的开口部117b1和117b2(参照图8(d)、图9)。该SiN膜(减压CVD膜)117b的与栅极电极(未图示)对应的部分也形成有用于通过引线接合等与引线框的内部引线连接的开口部(未图示)。这些电极通过接合线(未图示)等与将这些电极引出至密封树脂的外部的引线连接。
即，这样的芯片状态的衬底(芯片衬底)101芯片焊接于引线框等的支承体(未图示)，芯片衬底的电极与引线框的内部引线端通过引线接合等连接，芯片衬底与引线框一体地由密封树脂密封，作为半导体器件的晶闸管完成。在完成后的晶闸管中，钝化膜117b、阴极电极120、阳极电极120a和栅极电极(未图示)与接合线一起由密封树脂110覆盖。
在此，作为钝化膜117b的SiN膜(减压CVD膜)117b具有1000nm的膜厚。但是，SiN膜117b的膜厚不限于1000nm，至少为600nm以上即可，该膜厚的上限由作为半导体器件所要求的规格决定。该SiN膜117b中，氮化膜比氧化膜致密，并且实施氢烧结处理等，因此，具有阻止密封树脂中的可动离子(K，Na等)向衬底侵入的作用，通过使离子侵入阻止层117为PSG膜(常压CVD膜)117a和形成在其之上的SiN膜(减压CVD膜)117b的2层结构，能够提高阻止密封树脂中的可动离子(K，Na等)向衬底的N+阴极区域等的扩散区域侵入的效果。
接着，对该实施方式2的半导体器件的制造方法进行说明。
图10和图11是按工艺顺序(图10(a)～图10(g)和图11(a)和图11(b))对该实施方式2的半导体器件的制造方法进行说明的图，表示图8(c)的D22-D22’线部分的截面结构。另外，图12按顺序表示该制造方法中的处理工序。
在N型衬底(在此，晶片状态的衬底)101上，作为晶闸管200的元件结构，形成成为栅极G的P+型半导体区域102、成为阳极A的P+型半导体区域102a、成为阴极的N+半导体区域103的处理(图10(a)～图10(c))，与实施方式1中的图3(a)～图3(c)所示的处理同样进行。
在此，深的N+阴极区域103的形成，在配置在衬底处理腔室CH1内的N型衬底101的表面，如图10(b)所示形成作为杂质扩散源的高浓度PSG膜(扩散源层)105(图12所示的磷沉积工序S1)，之后，通过实施热处理，使杂质的磷从高浓度PSG膜105向N型衬底101的浅的N+阴极区域103a进行固相扩散(图12的深的磷扩散工序S2)而进行。
之后，如图10(d)所示，利用氟酸将高浓度PSG膜105除去(图12的高浓度PSG膜除去工序S3)，之后，如图10(e)所示，利用CVD法形成无掺杂的硅酸盐玻璃(NSG)膜106(图12的NSG膜形成工序S4)，进而在其之上利用常压CVD法沉积磷的浓度3～8mol(例如6mol)的PSG膜117a(图12的PSG膜沉积工序S5)。
如上上述，在N型衬底101上形成SiO膜(热氧化膜)104、NSG膜(CVD膜)106和PSG膜(常压CVD膜)117a而形成多层结构的绝缘膜的处理，也与实施方式1的图3(d)和图3(e)所示的处理同样地进行。即，PSG膜(常压CVD膜)117a在与实施方式1的晶闸管中的PSG膜(常压CVD膜)107相同的处理条件下形成。
并且，利用光刻法处理在N+阴极区域103上形成接触孔C1，在P+阳极区域102a上形成接触孔C2，并且在P+栅极区域102上也形成接触孔C3，之后，形成阴极电极120、阳极电极120a和栅极电极(未图示)的处理(图10(f)和图10(g))也与实施方式1中的图3(f)和图3(g)所示的处理同样进行。
此外，在本实施方式2的晶闸管的制造方法中，如上述的方式形成电极后，利用减压CVD法使SiN膜117b在N型衬底101的表面侧整个面形成为例如1000nm的厚度(图12的表面保护膜形成工序S6)。此时的减压CVD处理通过单个方式的处理装置对每一个半导体晶片进行，处理温度为300℃～400℃的范围(例如，350℃～360℃)，处理时间为1分～2分(例如，1分半左右)。之后，利用光刻法技术对SiN膜117b进行图案化，在阴极电极120、阳极电极120a上形成SiN膜117b的开口部117b1、117b2(图11(a))。此时，在栅极电极(未图示)上也形成SiN膜117b的开口部(未图示)。
之后，经由芯片焊接工序和引线接合工序，利用密封树脂110在芯片衬底上形成密封树脂，使得SiN膜117b和各电极以及接合线被密封(参照图11(b)、图8(d)、图9)。
在这样的构成的本实施方式2中，能够与实施方式1同样获得以下的3个效果。
第一，在该实施方式2中，在利用热处理进行了以高浓度PSG膜105为扩散源的固相扩散后，紧接着除去在晶闸管的制造中在固相扩散中使用的高浓度PSG膜105，因此，获得能够避免在晶闸管的制造中使用的作为扩散源的高浓度PSG膜105污染其它半导体元件的衬底的效果。
第二，使形成在N型衬底上的绝缘膜为包含吸引密封树脂中的可动离子的PSG膜117a的结构，因此，获得能够避免晶闸管的器件特性因密封树脂中的可动离子而劣化的效果。
第三，使形成在N型衬底上的绝缘膜为包含3层的绝缘层104a、106和117a且越接近N型衬底的绝缘层相对于氟酸的蚀刻速率越小的结构，由此，接触孔的截面形状成为分阶段地越靠近上侧越扩大的形状，获得能够改善构成电极的金属层的覆层的效果。
此外，在本实施方式2中，除了上述第一至第三效果之外，通过使形成在N型衬底11上的绝缘膜为包含吸引密封树脂中的可动离子的PSG膜117a和形成在该PSG膜117a上的SiN膜117b的结构，因此，能够进一步提高阻止可动离子从密封树脂110侵入N+阴极区域103等的扩散区域的效果，能够将构成晶闸管的PNP晶体管的电流放大率hFE(PNPTr)提高至实施方式1的晶闸管中的电流放大率hFE的大约6倍左右。
图13是将该电流放大率hFE的测定值在实施方式1的晶闸管和实施方式2的晶闸管中进行比较表示。
即，当实施方式1的晶闸管中的用○A1表示的电流放大率hFE(无SiN保护膜)为1时，实施方式2的晶闸管中的用●A2表示的电流放大率hFE(有SiN保护膜)为6左右，在该实施方式2的晶闸管中，与实施方式1的晶闸管相比，电流放大率hFE提高6倍左右。
此外，上述各实施方式中，作为半导体器件列举晶闸管，但是成为本发明的对象的半导体器件不限于晶闸管，本发明也能够应用于三端双向可控硅、光耦可控硅、双极型的半导体元件等，在双极型的半导体元件中，晶闸管的阴极相当于发射极。
如以上所述，使用本发明的优选的实施方式举例表示本发明，但是本发明不限定于该实施方式。本发明应理解为其范围由专利申请的范围解释。应理解为本领域技术人员能够根据本发明的具体的优选的实施方式的记载，基于本发明的记载和技术常识实施等效的范围。本说明书中所引用的专利、专利申请和文献，应理解为与其内容本身具体地记载于本说明书中同样地其内容作为对本说明书的参考而被引用。
工业上的可利用性
本发明在半导体器件的制造方法的领域中，实现能够避免在一个半导体器件的制造过程作为在固相扩散中使用的扩散源的高浓度杂质层污染使用同一设备制造的其它半导体器件，并且能够抑制半导体器件的特性因密封树脂中的可动离子而变动的半导体器件的制造方法。
附图标记说明
100、200 晶闸管(半导体器件)
101 N型衬底
102 P+型半导体区域(P+栅极区域)
102a P+型半导体区域(P+阳极区域)
103 N+型半导体区域(N+阴极区域)
104 NSG膜(热氧化膜)
104a 热氧化膜
104a1 氧化膜开口
105 高浓度PSG膜(扩散源)
106 NSG膜(CVD膜)
107、117a PSG膜(CVD膜)
108 光致抗蚀剂膜
110 密封树脂
117b SiN膜
120 阴极电极
120a 阳极电极
A 阳极
Bb POCl3溶液
C 阴极
C1、C2、C3 接触孔
CH1 衬底处理腔室
G 栅极
Gsp 原料气体供给管
Ic 控制电流
Im 主电流
St 衬底保持台
Tr1 PNP晶体管
Tr2 NPN晶体管
Wh 衬底(晶片状态)
Claims (5)
1.一种半导体器件的制造方法，其包含利用固相扩散形成构成半导体器件的扩散区域的固相扩散工序，所述半导体器件的制造方法的特征在于：
该固相扩散工序包含：
在半导体衬底上形成成为杂质的扩散源的扩散源层，使得该扩散源层与该半导体衬底的规定的区域有选择地接触的工序；
利用热处理使杂质从该扩散源层扩散至该半导体衬底而形成该扩散区域的工序；和
在进行了该热处理后进行其它的处理前除去该扩散源层的工序。
2.如权利要求1所述的半导体器件的制造方法，其特征在于：
包括在进行了所述其它的处理后，在利用密封树脂将所述半导体衬底密封前，在该半导体衬底的整个面形成阻止该密封树脂中的离子侵入该半导体衬底的离子侵入阻止层的工序。
3.如权利要求1或2所述的半导体器件的制造方法，其特征在于：
所述固相扩散工序包含在所述半导体衬底上形成具有开口的绝缘膜的工序，
所述扩散源层的形成工序是在该绝缘膜上沉积该扩散源层使得该扩散源层经由该绝缘膜的开口与该半导体衬底接触的工序。
4.如权利要求3所述的半导体器件的制造方法，其特征在于：
所述绝缘膜的形成工序包含：
在所述半导体衬底上形成热氧化膜作为所述绝缘膜的工序；和
对该热氧化膜有选择地进行蚀刻，在与要将该半导体衬底的杂质扩散的区域对应的部分形成该热氧化膜的开口的蚀刻工序。
5.如权利要求2所述的半导体器件的制造方法，其特征在于：
在所述固相扩散工序中，作为所述扩散源层，使用掺杂有磷的高浓度氧化硅膜，
在该固相扩散工序后的氧化膜形成工序中，在除去了作为该扩散源层的高浓度氧化硅膜的状态下，在所述半导体衬底的整个面形成无掺杂的氧化硅膜，接着，在该无掺杂的氧化硅膜上形成掺杂有磷的高浓度的氧化硅膜作为所述离子注入阻止层。
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