JPH08274302A - ラテラル型ホトサイリスタおよびその製造方法 - Google Patents
ラテラル型ホトサイリスタおよびその製造方法Info
- Publication number
- JPH08274302A JPH08274302A JP7784595A JP7784595A JPH08274302A JP H08274302 A JPH08274302 A JP H08274302A JP 7784595 A JP7784595 A JP 7784595A JP 7784595 A JP7784595 A JP 7784595A JP H08274302 A JPH08274302 A JP H08274302A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- gate
- conductivity type
- gate diffusion
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】
【目的】 電極に開口部を有するラテラル型ホトサイリ
スタにおいて、開口部下方のゲート拡散層に、ゲート拡
散層の他の部分の表面濃度よりも高濃度の補償拡散層を
設けることにより、外部からの不純物イオンに影響され
ない高光感度でかつ高信頼性のラテラル型ホトサイリス
タおよびその製造方法を提供する。 【構成】 ｎ型の半導体基板１１の表面に、ゲート拡散
層１２と、アノード拡散層１３と、カソード拡散層１４
が形成されている。オーバーレイ構造のカソード電極１
８には複数の開口部２０が設けられており、開口部２０
に対応するゲート拡散層１２の周辺の表面には、ゲート
拡散層の他の部分の不純物濃度よりも高い濃度の同じ導
電型の補償拡散層２４が設けられている。
スタにおいて、開口部下方のゲート拡散層に、ゲート拡
散層の他の部分の表面濃度よりも高濃度の補償拡散層を
設けることにより、外部からの不純物イオンに影響され
ない高光感度でかつ高信頼性のラテラル型ホトサイリス
タおよびその製造方法を提供する。 【構成】 ｎ型の半導体基板１１の表面に、ゲート拡散
層１２と、アノード拡散層１３と、カソード拡散層１４
が形成されている。オーバーレイ構造のカソード電極１
８には複数の開口部２０が設けられており、開口部２０
に対応するゲート拡散層１２の周辺の表面には、ゲート
拡散層の他の部分の不純物濃度よりも高い濃度の同じ導
電型の補償拡散層２４が設けられている。
Description
【０００１】
【産業上の利用分野】本発明は、高感度，高耐圧でかつ
信頼性の高いラテラル型ホトサイリスタおよびその製造
方法の改良に関するものである。
信頼性の高いラテラル型ホトサイリスタおよびその製造
方法の改良に関するものである。
【０００２】
【従来の技術】図４は従来の技術によるＰゲート型のラ
テラル型ホトサイリスタの一例の略平面図であり、図５
は図４のＢ−Ｂ′線による略断面図である。これは、た
とえば以下のようにして製造される。
テラル型ホトサイリスタの一例の略平面図であり、図５
は図４のＢ−Ｂ′線による略断面図である。これは、た
とえば以下のようにして製造される。
【０００３】図４および５において、たとえば、ｎ型半
導体基板１１の一方の面に、ｐ型のゲート拡散層１２お
よびｐ型のアノード拡散層１３を形成し、そのゲート拡
散層１２の領域内の一部にｎ+ 型のカソード拡散層１４
を形成する。次に、カソード電極１８とカソード拡散層
１４とのコンタクト部およびアノード拡散層１３とアノ
ード電極１９とのコンタクト部を除く領域に、たとえば
ＳｉＯ2 のような酸化膜による絶縁膜１５を形成し、そ
の上にＮａ可動イオンをゲッタさせるために燐をドープ
したＰＳＧ（リンケイ酸ガラス）膜１６を形成する。そ
の上にノンドープの硅素ガラス膜１７をＣＶＤにより形
成する。次に、半導体基板表面のゲート拡散層１２と半
導体基板１１とのｐｎ接合部の表面露出部、およびカソ
ード拡散層１４とゲート拡散層１２とのｐｎ接合部の表
面露出部、およびゲート拡散層１２周辺の半導体基板１
１の表面の一部を、絶縁膜を介してカソードの電位でカ
バーするため、カソード電極１８を周辺に延長してオー
バーレイ構造とする。さらに、ゲート拡散層１２の光感
度を上げるため、ゲート拡散層１２上のカソード電極１
８の周辺部に沿って窓状の複数の開口部２０，２０…を
適宜の間隔をおいて連続して形成する。カソード電極１
８の周辺部においてゲート拡散層１２の領域の上方にカ
ソード電極１８の全面積の約８％程度の開口部領域を設
けると、カソード電極１８の開口部領域による光感度
は、開口部領域のない場合と比較して約１０％向上す
る。
導体基板１１の一方の面に、ｐ型のゲート拡散層１２お
よびｐ型のアノード拡散層１３を形成し、そのゲート拡
散層１２の領域内の一部にｎ+ 型のカソード拡散層１４
を形成する。次に、カソード電極１８とカソード拡散層
１４とのコンタクト部およびアノード拡散層１３とアノ
ード電極１９とのコンタクト部を除く領域に、たとえば
ＳｉＯ2 のような酸化膜による絶縁膜１５を形成し、そ
の上にＮａ可動イオンをゲッタさせるために燐をドープ
したＰＳＧ（リンケイ酸ガラス）膜１６を形成する。そ
の上にノンドープの硅素ガラス膜１７をＣＶＤにより形
成する。次に、半導体基板表面のゲート拡散層１２と半
導体基板１１とのｐｎ接合部の表面露出部、およびカソ
ード拡散層１４とゲート拡散層１２とのｐｎ接合部の表
面露出部、およびゲート拡散層１２周辺の半導体基板１
１の表面の一部を、絶縁膜を介してカソードの電位でカ
バーするため、カソード電極１８を周辺に延長してオー
バーレイ構造とする。さらに、ゲート拡散層１２の光感
度を上げるため、ゲート拡散層１２上のカソード電極１
８の周辺部に沿って窓状の複数の開口部２０，２０…を
適宜の間隔をおいて連続して形成する。カソード電極１
８の周辺部においてゲート拡散層１２の領域の上方にカ
ソード電極１８の全面積の約８％程度の開口部領域を設
けると、カソード電極１８の開口部領域による光感度
は、開口部領域のない場合と比較して約１０％向上す
る。
【０００４】
【発明が解決しようとする課題】図３は、実施例の項で
後述されるが、本発明の場合と従来の場合におけるゲー
ト拡散層１２の周辺部の表面の不純物濃度の比較を示す
グラフである。横軸はｎ型半導体基板１１の表面のゲー
ト拡散層１２に近いある測定点からゲート拡散層１２へ
の距離であり、縦軸はゲート拡散層の不純物の表面濃度
を示す。Ａ点は従来例におけるｎ型半導体基板１１とゲ
ート拡散層１２との接合部の表面露出部である。
後述されるが、本発明の場合と従来の場合におけるゲー
ト拡散層１２の周辺部の表面の不純物濃度の比較を示す
グラフである。横軸はｎ型半導体基板１１の表面のゲー
ト拡散層１２に近いある測定点からゲート拡散層１２へ
の距離であり、縦軸はゲート拡散層の不純物の表面濃度
を示す。Ａ点は従来例におけるｎ型半導体基板１１とゲ
ート拡散層１２との接合部の表面露出部である。
【０００５】カソード電極１８の開口部の下方のゲート
拡散層１２の周辺部の表面の従来の不純物濃度分布は、
図３の点線で示されるように、拡散マスク外への横方向
への染み出しによる拡散であるため、ゲート拡散層１２
の中央部付近の表面不純物濃度がたとえば、１〜２×１
０17（ｉｏｎ／ｃｍ2 ）であっても、ゲート拡散層１２
の表面濃度は、半導体基板１１との周辺の接合部に近く
なるにつれて、約１×１０15（ｉｏｎ／ｃｍ2 ）程度以
下に減少する。このような構造を持つ従来のホトサイリ
スタにおいては、この領域が長期信頼性の点において不
安定動作の原因となっていることがわかった。
拡散層１２の周辺部の表面の従来の不純物濃度分布は、
図３の点線で示されるように、拡散マスク外への横方向
への染み出しによる拡散であるため、ゲート拡散層１２
の中央部付近の表面不純物濃度がたとえば、１〜２×１
０17（ｉｏｎ／ｃｍ2 ）であっても、ゲート拡散層１２
の表面濃度は、半導体基板１１との周辺の接合部に近く
なるにつれて、約１×１０15（ｉｏｎ／ｃｍ2 ）程度以
下に減少する。このような構造を持つ従来のホトサイリ
スタにおいては、この領域が長期信頼性の点において不
安定動作の原因となっていることがわかった。
【０００６】図６はこの領域を拡大して図示した断面図
である。図６において、アノードが（＋）電位で、カソ
ードが（−）電位の場合、ｎ型半導体基板１１は（＋）
電位となり、ｎ型半導体基板１１とカソード拡散層１４
との間にはブレークダウン電圧に近い高いバイアスが印
加されることがある。この状態が長時間持続した場合、
チップを保護している外部の樹脂等に含まれる不純物の
（＋）の可動イオン２１が（−）電位に誘引されて電極
開口部２０に集中し、ノンドープの硅素ガラス膜１７中
に拡散し、その（＋）の可動イオンの影響によりゲート
拡散層１２の表面部に（−）イオン２２が誘起され、ｎ
型反転層２３が形成される。その結果ｎ型反転層２３を
介して半導体基板１１とｎ+ 型カソード拡散層１４との
間のリーク電流が増加し、見かけ上の耐圧がショート状
態となり信頼性上大きな問題となっていた。
である。図６において、アノードが（＋）電位で、カソ
ードが（−）電位の場合、ｎ型半導体基板１１は（＋）
電位となり、ｎ型半導体基板１１とカソード拡散層１４
との間にはブレークダウン電圧に近い高いバイアスが印
加されることがある。この状態が長時間持続した場合、
チップを保護している外部の樹脂等に含まれる不純物の
（＋）の可動イオン２１が（−）電位に誘引されて電極
開口部２０に集中し、ノンドープの硅素ガラス膜１７中
に拡散し、その（＋）の可動イオンの影響によりゲート
拡散層１２の表面部に（−）イオン２２が誘起され、ｎ
型反転層２３が形成される。その結果ｎ型反転層２３を
介して半導体基板１１とｎ+ 型カソード拡散層１４との
間のリーク電流が増加し、見かけ上の耐圧がショート状
態となり信頼性上大きな問題となっていた。
【０００７】本発明は、上記課題に鑑み、前述のような
開口部を有するラテラル型ホトサイリスタの開口部下方
のゲート拡散層に、ゲート拡散層と同じ導電型で、か
つ、ゲート拡散層の他の部分の表面濃度よりも高濃度の
補償拡散層を設けることにより、反転層の発生を防止
し、半導体基板とカソード拡散層との間のリーク電流の
増加を防止した信頼性の高いラテラル型ホトサイリスタ
およびその製造方法を提供することを目的とする。
開口部を有するラテラル型ホトサイリスタの開口部下方
のゲート拡散層に、ゲート拡散層と同じ導電型で、か
つ、ゲート拡散層の他の部分の表面濃度よりも高濃度の
補償拡散層を設けることにより、反転層の発生を防止
し、半導体基板とカソード拡散層との間のリーク電流の
増加を防止した信頼性の高いラテラル型ホトサイリスタ
およびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明のラテラル型ホト
サイリスタは、電極開口部下方のゲート拡散層にゲート
拡散層の他の部分の表面濃度よりも高濃度の補償拡散層
を備えている。補償拡散層の領域はそれに対応するカソ
ード電極の開口部よりも広くされる。また補償拡散層は
ゲート拡散層の表面の周辺に沿ってリング状に形成する
ことができる。
サイリスタは、電極開口部下方のゲート拡散層にゲート
拡散層の他の部分の表面濃度よりも高濃度の補償拡散層
を備えている。補償拡散層の領域はそれに対応するカソ
ード電極の開口部よりも広くされる。また補償拡散層は
ゲート拡散層の表面の周辺に沿ってリング状に形成する
ことができる。
【０００９】本発明のラテラル型ホトサイリスタの製造
方法は、第１の導電型の半導体基板の一方の面に、第２
の導電型のゲート拡散層およびアノードまたはカソード
のいずれか一方となる拡散層を形成する工程と、該ゲー
ト拡散層の領域の表面の一部にアノードまたはカソード
のいずれか他方となる第１の導電型の拡散層を形成する
工程と、該第１の導電型の拡散層の周辺部のゲート拡散
層の表面に、ゲート拡散層の他の部分の表面濃度よりも
不純物濃度の高い第２の導電型の補償拡散層を形成する
工程を有している。
方法は、第１の導電型の半導体基板の一方の面に、第２
の導電型のゲート拡散層およびアノードまたはカソード
のいずれか一方となる拡散層を形成する工程と、該ゲー
ト拡散層の領域の表面の一部にアノードまたはカソード
のいずれか他方となる第１の導電型の拡散層を形成する
工程と、該第１の導電型の拡散層の周辺部のゲート拡散
層の表面に、ゲート拡散層の他の部分の表面濃度よりも
不純物濃度の高い第２の導電型の補償拡散層を形成する
工程を有している。
【００１０】
【作用】本発明によれば、開口部下方のゲート拡散層に
ゲート拡散層の他の部分の表面濃度よりも高濃度の補償
拡散層を備えているから、高光感度化のためにゲート拡
散層表面の電極の一部を窓状に開口している場合に、外
部からの不純物イオンが開口部に侵入してきても、開口
部下方のゲート拡散層の表面濃度が補償拡散により他の
部分より高濃度であるため、開口部下方の全領域にわた
って表面反転を防止することができる。
ゲート拡散層の他の部分の表面濃度よりも高濃度の補償
拡散層を備えているから、高光感度化のためにゲート拡
散層表面の電極の一部を窓状に開口している場合に、外
部からの不純物イオンが開口部に侵入してきても、開口
部下方のゲート拡散層の表面濃度が補償拡散により他の
部分より高濃度であるため、開口部下方の全領域にわた
って表面反転を防止することができる。
【００１１】また、本発明の製造方法は、第１の導電型
の半導体基板の一方の面に、第２の導電型のゲート拡散
層およびアノードまたはカソードのいずれか一方の拡散
層を形成する工程と、該ゲート拡散層の領域の表面の一
部にアノードまたはカソードのいずれか他方の拡散層を
形成する工程と、該第１の導電型の拡散層の周辺部のゲ
ート拡散層の表面にゲート拡散層の他の部分の表面濃度
よりも不純物濃度の高い第２の導電型の補償拡散層を形
成する工程とを備えているので、外部からの不純物イオ
ンが開口部に侵入してきても、ゲート拡散層の周辺の表
面濃度が補償拡散により高濃度であるため、開口部の下
方の全領域にわたって表面反転を防止することができ
る。
の半導体基板の一方の面に、第２の導電型のゲート拡散
層およびアノードまたはカソードのいずれか一方の拡散
層を形成する工程と、該ゲート拡散層の領域の表面の一
部にアノードまたはカソードのいずれか他方の拡散層を
形成する工程と、該第１の導電型の拡散層の周辺部のゲ
ート拡散層の表面にゲート拡散層の他の部分の表面濃度
よりも不純物濃度の高い第２の導電型の補償拡散層を形
成する工程とを備えているので、外部からの不純物イオ
ンが開口部に侵入してきても、ゲート拡散層の周辺の表
面濃度が補償拡散により高濃度であるため、開口部の下
方の全領域にわたって表面反転を防止することができ
る。
【００１２】
【実施例】図１は、本発明によるＰゲート型ラテラルホ
トサイリスタの一実施例の略断面図、図２はその略平面
図であり、図２のＡ−Ａ′線断面図が図１となる。
トサイリスタの一実施例の略断面図、図２はその略平面
図であり、図２のＡ−Ａ′線断面図が図１となる。
【００１３】このホトサイリスタは以下のようにして製
造される。図１において、たとえば、ｎ型半導体基板１
１の一方の面に、ｐ型のゲート拡散層１２およびアノー
ド拡散層１３を形成し、そのゲート拡散層１２の領域内
の一部にｎ+ 型のカソード拡散層１４を形成する。さら
に、そのｐ型のゲート拡散層１２の周囲の低濃度領域に
１〜２×１０19（ｉｏｎ／ｃｍ2 ）程度以上の同じ導電
型であるｐ型の高濃度の補償拡散層２４を開口部予定領
域の下方にほぼリング状に形成する。ここで補償拡散層
２４の領域は、後工程での電極形成におけるカソード電
極１８の開口部２０に対応する領域よりも広く形成す
る。補償拡散層２４はリング状に形成する以外に、各開
口部に対応する部分に分割して形成することもできる。
またこれはカソード拡散層１４の形成前に形成すること
もできる。
造される。図１において、たとえば、ｎ型半導体基板１
１の一方の面に、ｐ型のゲート拡散層１２およびアノー
ド拡散層１３を形成し、そのゲート拡散層１２の領域内
の一部にｎ+ 型のカソード拡散層１４を形成する。さら
に、そのｐ型のゲート拡散層１２の周囲の低濃度領域に
１〜２×１０19（ｉｏｎ／ｃｍ2 ）程度以上の同じ導電
型であるｐ型の高濃度の補償拡散層２４を開口部予定領
域の下方にほぼリング状に形成する。ここで補償拡散層
２４の領域は、後工程での電極形成におけるカソード電
極１８の開口部２０に対応する領域よりも広く形成す
る。補償拡散層２４はリング状に形成する以外に、各開
口部に対応する部分に分割して形成することもできる。
またこれはカソード拡散層１４の形成前に形成すること
もできる。
【００１４】図３の実線は本発明による補償拡散領域を
形成したことによる表面の不純物濃度分布の一例を示す
ものであり、ゲート拡散層１２とｎ型半導体基板１１の
接合部Ｂ点は補償拡散層２４の形成によりＡ点の左に移
動する。その後距離の増加につれて、ゲート拡散層１２
の表面濃度は約１×１０14（ｉｏｎ／ｃｍ2 ）程度から
始まり、電極開口部のところでは１〜２×１０19（ｉｏ
ｎ／ｃｍ2 ）程度のｐ型の高濃度に達する。そしてこの
電極開口部を過ぎてからは、通常の表面濃度である１〜
２×１０17（ｉｏｎ／ｃｍ2 ）程度の濃度に落着く。こ
れより以降の工程は従来と同様の工程である。
形成したことによる表面の不純物濃度分布の一例を示す
ものであり、ゲート拡散層１２とｎ型半導体基板１１の
接合部Ｂ点は補償拡散層２４の形成によりＡ点の左に移
動する。その後距離の増加につれて、ゲート拡散層１２
の表面濃度は約１×１０14（ｉｏｎ／ｃｍ2 ）程度から
始まり、電極開口部のところでは１〜２×１０19（ｉｏ
ｎ／ｃｍ2 ）程度のｐ型の高濃度に達する。そしてこの
電極開口部を過ぎてからは、通常の表面濃度である１〜
２×１０17（ｉｏｎ／ｃｍ2 ）程度の濃度に落着く。こ
れより以降の工程は従来と同様の工程である。
【００１５】次に、カソード電極１８とカソード拡散層
１４とのコンタクト部およびアノード拡散層１３とアノ
ード電極１９とのコンタクト部を除く領域に、絶縁膜１
５を形成し、その上にＮａ可動イオンをゲッタさせるた
めに燐をドープしたＰＳＧ膜１６を形成する。その上に
ノンドープの硅素ガラス膜１７をＣＶＤにより形成す
る。次に、半導体基板表面のゲート拡散層１２と半導体
基板１１とのｐｎ接合部の表面露出部、およびカソード
拡散層１４とゲート拡散層１２とのｐｎ接合部の表面露
出部およびゲート拡散層１２周辺の半導体基板１１の表
面部を、絶縁膜１５を介してカソードの電位でカバーす
るため、カソード電極１８を周辺に延長してオーバーレ
イ構造とする。さらに、ゲート拡散層１２の光感度を上
げるため、ゲート拡散層１２上のカソード電極１８の周
辺に沿って窓状の開口部２０，２０…を適宜の間隔をお
いて連続して形成する。カソード電極１８およびアノー
ド電極１９はアルミニウムなどの金属を蒸着して形成す
る。
１４とのコンタクト部およびアノード拡散層１３とアノ
ード電極１９とのコンタクト部を除く領域に、絶縁膜１
５を形成し、その上にＮａ可動イオンをゲッタさせるた
めに燐をドープしたＰＳＧ膜１６を形成する。その上に
ノンドープの硅素ガラス膜１７をＣＶＤにより形成す
る。次に、半導体基板表面のゲート拡散層１２と半導体
基板１１とのｐｎ接合部の表面露出部、およびカソード
拡散層１４とゲート拡散層１２とのｐｎ接合部の表面露
出部およびゲート拡散層１２周辺の半導体基板１１の表
面部を、絶縁膜１５を介してカソードの電位でカバーす
るため、カソード電極１８を周辺に延長してオーバーレ
イ構造とする。さらに、ゲート拡散層１２の光感度を上
げるため、ゲート拡散層１２上のカソード電極１８の周
辺に沿って窓状の開口部２０，２０…を適宜の間隔をお
いて連続して形成する。カソード電極１８およびアノー
ド電極１９はアルミニウムなどの金属を蒸着して形成す
る。
【００１６】上記の一実施例における各拡散層やチップ
外径などの寸法は次のとおりである。図２において、全
体のチップサイズは厚さ２５０μｍ，縦約０．６ｍｍ×
横約２．１ｍｍ程度であり、必要とするサイリスタがＯ
ＦＦからＯＮになるホールド電流の値によって設計され
る値である。本実施例の定格は、耐圧４００Ｖ以上，ホ
ールド電流１ｍＡ以下，オン電流ＩT １００ｍＡであ
る。カソード電極１８で覆われている全体の大きさは、
縦約６００μｍ×横約８００μｍ程度であり、カソード
電極１８周辺の窓状の開口部は、一辺約１００μｍ×他
辺約５０〜２００μｍ程度であり、アノード電極の全体
の大きさは縦約６００μｍ×横約４００μｍ程度であ
り、中央部のアノード拡散層とコンタクトする矩形で示
される領域は、縦約４００μｍ×横約２００μｍ程度で
ある。
外径などの寸法は次のとおりである。図２において、全
体のチップサイズは厚さ２５０μｍ，縦約０．６ｍｍ×
横約２．１ｍｍ程度であり、必要とするサイリスタがＯ
ＦＦからＯＮになるホールド電流の値によって設計され
る値である。本実施例の定格は、耐圧４００Ｖ以上，ホ
ールド電流１ｍＡ以下，オン電流ＩT １００ｍＡであ
る。カソード電極１８で覆われている全体の大きさは、
縦約６００μｍ×横約８００μｍ程度であり、カソード
電極１８周辺の窓状の開口部は、一辺約１００μｍ×他
辺約５０〜２００μｍ程度であり、アノード電極の全体
の大きさは縦約６００μｍ×横約４００μｍ程度であ
り、中央部のアノード拡散層とコンタクトする矩形で示
される領域は、縦約４００μｍ×横約２００μｍ程度で
ある。
【００１７】図７は、本発明による補償拡散層を設けた
ものと、これを設けないものとの光感度の比較を示す一
例のグラフであり、●は従来構造のものであり○は本発
明によるものである。両者にはほとんど差が認められな
い。なお、横軸はカソード拡散層，ゲート拡散層，ｎ型
半導体基板で形成されるｎｐｎトランジスタ部の電流増
幅率ｈFEであり、縦軸はサイリスタがＯＦＦからＯＮに
なるホールド電流の値である。
ものと、これを設けないものとの光感度の比較を示す一
例のグラフであり、●は従来構造のものであり○は本発
明によるものである。両者にはほとんど差が認められな
い。なお、横軸はカソード拡散層，ゲート拡散層，ｎ型
半導体基板で形成されるｎｐｎトランジスタ部の電流増
幅率ｈFEであり、縦軸はサイリスタがＯＦＦからＯＮに
なるホールド電流の値である。
【００１８】図８は両者の信頼性試験結果のグラフであ
る。横軸はエージング時間を示し、縦軸は対数目盛で表
示したリーク電流（ＩＤＲＭ）を示す。○で示される本
発明の製品の信頼性は、●で示される従来のものに比較
し、エージング時間が８００時間を経過してもリーク電
流の増加が認められない。一方●のものは約１５０時間
を経過するとリーク電流が増加し始める。
る。横軸はエージング時間を示し、縦軸は対数目盛で表
示したリーク電流（ＩＤＲＭ）を示す。○で示される本
発明の製品の信頼性は、●で示される従来のものに比較
し、エージング時間が８００時間を経過してもリーク電
流の増加が認められない。一方●のものは約１５０時間
を経過するとリーク電流が増加し始める。
【００１９】本発明は、ｐ型半導体基板を用いたＮゲー
ト型ラテラルホトサイリスタの場合も同様の効果があ
る。この場合、図１のゲート拡散層はｎ型となり、その
内側の拡散層はｐ型のアノード拡散層となり、図１の方
のアノード拡散層はｎ型のカソード拡散層となる。
ト型ラテラルホトサイリスタの場合も同様の効果があ
る。この場合、図１のゲート拡散層はｎ型となり、その
内側の拡散層はｐ型のアノード拡散層となり、図１の方
のアノード拡散層はｎ型のカソード拡散層となる。
【００２０】また、補償拡散層の濃度は、通常のゲート
拡散層の表面濃度である１〜２×１０17（ｉｏｎ／ｃｍ
2 ）程度より１桁以上の高濃度、すなわち１〜２×１０
18（ｉｏｎ／ｃｍ2 ）程度以上の高濃度であれば十分ｎ
型反転層の発生を防止できることが確かめられた。
拡散層の表面濃度である１〜２×１０17（ｉｏｎ／ｃｍ
2 ）程度より１桁以上の高濃度、すなわち１〜２×１０
18（ｉｏｎ／ｃｍ2 ）程度以上の高濃度であれば十分ｎ
型反転層の発生を防止できることが確かめられた。
【００２１】なお、補償拡散層の形成による光感度の低
下はほとんど見られない。
下はほとんど見られない。
【００２２】
【発明の効果】以上のように、本発明のラテラル型ホト
サイリスタは、開口部下方のゲート拡散層の周辺部にゲ
ート拡散層の他の部分の表面濃度よりも高濃度の補償拡
散層を備えているので、光高感度化のためにゲート拡散
層表面のカソード電極の一部を窓状に開口している場合
に、外部からの不純物イオンが開口部に侵入してきて
も、ゲート拡散層の周辺部の表面濃度が補償拡散層によ
りゲート拡散層の他の部分より高濃度であるため、開口
部下方のゲート拡散層の全領域にわたって表面反転を防
止することができる。
サイリスタは、開口部下方のゲート拡散層の周辺部にゲ
ート拡散層の他の部分の表面濃度よりも高濃度の補償拡
散層を備えているので、光高感度化のためにゲート拡散
層表面のカソード電極の一部を窓状に開口している場合
に、外部からの不純物イオンが開口部に侵入してきて
も、ゲート拡散層の周辺部の表面濃度が補償拡散層によ
りゲート拡散層の他の部分より高濃度であるため、開口
部下方のゲート拡散層の全領域にわたって表面反転を防
止することができる。
【００２３】また、本発明の製造方法は、第１の導電型
のｎ型半導体基板の一方の面に、第２の導電型のゲート
拡散層およびアノードまたはカソードのいずれか一方と
なる第２の導電型の拡散層を形成する工程と、該ゲート
拡散層の領域の表面の一部にアノードまたはカソードの
いずれか他方となる第１の導電型の拡散層を形成する工
程と、該第１の導電型の拡散層の周辺部のゲート拡散層
の表面にゲート拡散層の他の部分の表面濃度よりも不純
物濃度の高い第２の導電型の補償拡散層を形成する工程
とを有するので、外部からの不純物イオンが開口部に侵
入してきても、ゲート拡散層の周辺部の表面濃度が補償
拡散により高濃度にされているため、開口部下方のゲー
ト拡散層の周辺の全領域にわたって表面反転を防止する
ことができる。このようにして、長期の信頼性に優れか
つ高い光感度を有するラテラル型ホトサイリスタを提供
できる。
のｎ型半導体基板の一方の面に、第２の導電型のゲート
拡散層およびアノードまたはカソードのいずれか一方と
なる第２の導電型の拡散層を形成する工程と、該ゲート
拡散層の領域の表面の一部にアノードまたはカソードの
いずれか他方となる第１の導電型の拡散層を形成する工
程と、該第１の導電型の拡散層の周辺部のゲート拡散層
の表面にゲート拡散層の他の部分の表面濃度よりも不純
物濃度の高い第２の導電型の補償拡散層を形成する工程
とを有するので、外部からの不純物イオンが開口部に侵
入してきても、ゲート拡散層の周辺部の表面濃度が補償
拡散により高濃度にされているため、開口部下方のゲー
ト拡散層の周辺の全領域にわたって表面反転を防止する
ことができる。このようにして、長期の信頼性に優れか
つ高い光感度を有するラテラル型ホトサイリスタを提供
できる。
【図１】本発明の一実施例の略断面図である。
【図２】本発明の一実施例の略平面図である。
【図３】本発明および従来の一例の窓部下方のゲート拡
散層周辺部の不純物の表面濃度分布図である。
散層周辺部の不純物の表面濃度分布図である。
【図４】従来の一例の略断面図である。
【図５】従来の一例の略平面図である。
【図６】従来例による表面反転現象の説明図である。
【図７】光感度の比較を示すグラフである。
【図８】信頼性試験結果のグラフである。
１１ 半導体基板 １２ ゲート拡散層 １３ アノード拡散層 １４ カソード拡散層 １５ 絶縁膜 １６ ＰＳＧ膜 １７ ノンドープの硅素ガラス膜 １８ カソード電極 １９ アノード電極 ２０ 開口部 ２１ 可動イオン ２２ （−）イオン ２３ ｎ型反転層 ２４ 補償拡散層
Claims (5)
- 【請求項１】 ゲート拡散層のｐｎ接合上に絶縁膜を介
して設けられたオーバーレイ構造の電極を有し、かつ該
電極はゲート拡散層上方に窓状の開口部を有するラテラ
ル型ホトサイリスタにおいて、 開口部下方のゲート拡散層に、これと同じ導電型でかつ
他の部分のゲート拡散層の表面濃度よりも高濃度の補償
拡散層を設けたことを特徴とするラテラル型ホトサイリ
スタ。 - 【請求項２】 補償拡散層の領域はそれに対応する表面
の電極の開口部よりも広いことを特徴とする請求項１記
載のラテラル型ホトサイリスタ。 - 【請求項３】 補償拡散層はゲート拡散層の表面の周辺
に沿ってリング状に形成されていることを特徴とする請
求項１記載のラテラル型ホトサイリスタ。 - 【請求項４】 第１の導電型の半導体基板の一方の面
に、第２の導電型のゲート拡散層、およびアノードまた
はカソードのいずれか一方となる第２の導電型の拡散層
を形成する工程と、 ゲート拡散層の領域の表面の一部にアノードまたはカソ
ードのいずれか他方となる第１の導電型の拡散層を形成
する工程と、 前記第１の導電型の拡散層の周辺部のゲート拡散層の表
面に、ゲート拡散層の他の部分の表面濃度よりも不純物
濃度の高い第２の導電型の補償拡散層を形成する工程と
を有することを特徴とするラテラル型ホトサイリスタの
製造方法。 - 【請求項５】 第１の導電型の半導体基板の一方の面
に、第２の導電型のゲート拡散層、およびアノードまた
はカソードのいずれか一方となる第２の導電型の拡散層
を形成する工程と、 ゲート拡散層の周辺部の表面に、ゲート拡散層の他の部
分の表面濃度よりも不純物濃度の高い第２の導電型の補
償拡散層を形成する工程と、 ゲート拡散層の表面の第２の導電型の補償拡散層の内側
に、アノードまたはカソードのいずれか他方となる第１
の導電型の拡散層を形成する工程とを有することを特徴
とするラテラル型ホトサイリスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7784595A JPH08274302A (ja) | 1995-04-03 | 1995-04-03 | ラテラル型ホトサイリスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7784595A JPH08274302A (ja) | 1995-04-03 | 1995-04-03 | ラテラル型ホトサイリスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274302A true JPH08274302A (ja) | 1996-10-18 |
Family
ID=13645398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7784595A Withdrawn JPH08274302A (ja) | 1995-04-03 | 1995-04-03 | ラテラル型ホトサイリスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274302A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7233037B2 (en) | 2004-06-25 | 2007-06-19 | Fujifilm Corporation | Solid state imaging device and method of manufacturing the same |
| JPWO2014064873A1 (ja) * | 2012-10-22 | 2016-09-08 | シャープ株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-04-03 JP JP7784595A patent/JPH08274302A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7233037B2 (en) | 2004-06-25 | 2007-06-19 | Fujifilm Corporation | Solid state imaging device and method of manufacturing the same |
| JPWO2014064873A1 (ja) * | 2012-10-22 | 2016-09-08 | シャープ株式会社 | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5767530A (en) | Thin film transistor with reduced leakage current | |
| US4183134A (en) | High yield processing for silicon-on-sapphire CMOS integrated circuits | |
| US4070687A (en) | Composite channel field effect transistor and method of fabrication | |
| JPS6331945B2 (ja) | ||
| JPS62156873A (ja) | 半導体装置 | |
| JP2679074B2 (ja) | 電界効果トランジスタ | |
| GB2064866A (en) | Field effect semiconductor device | |
| JPH08274302A (ja) | ラテラル型ホトサイリスタおよびその製造方法 | |
| JPS6373564A (ja) | 半導体装置 | |
| JP3057792B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS6211273A (ja) | Ｍｏｓ集積回路装置の製造方法 | |
| JP2004214575A (ja) | 半導体装置 | |
| JP3330762B2 (ja) | Ｍｏｓトランジスタ | |
| US3969150A (en) | Method of MOS transistor manufacture | |
| JPH1126769A (ja) | Ｎ型ｍｏｓｆｅｔ及びその製造方法 | |
| KR0152897B1 (ko) | 바이폴라소자 및 그 제조방법 | |
| JP2757962B2 (ja) | 静電誘導半導体装置の製造方法 | |
| JPH07183498A (ja) | 半導体装置 | |
| JPH0252859B2 (ja) | ||
| JPH02170469A (ja) | 半導体装置 | |
| JPH05251688A (ja) | 半導体装置およびその製造方法 | |
| JPS61231763A (ja) | 半導体装置およびその製造方法 | |
| JPH05206264A (ja) | 半導体基板におけるガードリング領域の形成方法 | |
| JPH0243740A (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JPS6114764A (ja) | 絶縁ゲ−ト型電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |