JPH0520909B2 - - Google Patents
Info
- Publication number
- JPH0520909B2 JPH0520909B2 JP59016961A JP1696184A JPH0520909B2 JP H0520909 B2 JPH0520909 B2 JP H0520909B2 JP 59016961 A JP59016961 A JP 59016961A JP 1696184 A JP1696184 A JP 1696184A JP H0520909 B2 JPH0520909 B2 JP H0520909B2
- Authority
- JP
- Japan
- Prior art keywords
- junction
- semiconductor region
- semiconductor
- voltage
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 33
- 239000012535 impurity Substances 0.000 claims description 17
- 230000015556 catabolic process Effects 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 7
- 230000010354 integration Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006664 bond formation reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高耐圧素子を形成する半導体島と、低
耐圧素子を形成する半導体島とが同一支持基板に
搭載されてなる半導体集積回路装置に関するもの
である。
耐圧素子を形成する半導体島とが同一支持基板に
搭載されてなる半導体集積回路装置に関するもの
である。
第１図に従来のこの種の半導体集積回路装置の
構成例を示す。これは、低耐圧トランジスタＡ、
高耐圧トランジスタＢおよびPNPN素子Ｃを多
結晶シリコン（Si）からなる支持基板１中に搭載
した例であるが、例えばSiO2からなる絶縁膜も
しくは酸素を含む多結晶Si等からなる半絶縁膜ま
たはこれらを組合せた複合膜を素子間の分離膜２
として、複数の半導体素子形成領域、いわゆる半
導体島３が主面上に設けられる。なお、この基板
の形成法としては、公知の（例えば特公昭41−
160707号公報）技術を利用できる。島３は、低不
純物濃度の第１の半導体領域、いわゆるコレクタ
ポケツト４を有し、その内部に、イオン注入法、
熱拡散法などで不純物を添加することによつて、
当該コレクタポケツト４とは反対導電形の高不純
物濃度の第２の半導体領域５が形成され、さらに
その内部に反対導電形（コレクタポケツト４と同
一導電形）の高不純物濃度の第３の半導体領域６
が形成されて、それぞれPN接合を形成してい
る。また、コレクタポケツト４の側面および底面
部には高不純物濃度層４ａが形成され、同一導電
形ではあるが不純物濃度の高い領域と低い領域と
が接するHL接合７を形成している。
構成例を示す。これは、低耐圧トランジスタＡ、
高耐圧トランジスタＢおよびPNPN素子Ｃを多
結晶シリコン（Si）からなる支持基板１中に搭載
した例であるが、例えばSiO2からなる絶縁膜も
しくは酸素を含む多結晶Si等からなる半絶縁膜ま
たはこれらを組合せた複合膜を素子間の分離膜２
として、複数の半導体素子形成領域、いわゆる半
導体島３が主面上に設けられる。なお、この基板
の形成法としては、公知の（例えば特公昭41−
160707号公報）技術を利用できる。島３は、低不
純物濃度の第１の半導体領域、いわゆるコレクタ
ポケツト４を有し、その内部に、イオン注入法、
熱拡散法などで不純物を添加することによつて、
当該コレクタポケツト４とは反対導電形の高不純
物濃度の第２の半導体領域５が形成され、さらに
その内部に反対導電形（コレクタポケツト４と同
一導電形）の高不純物濃度の第３の半導体領域６
が形成されて、それぞれPN接合を形成してい
る。また、コレクタポケツト４の側面および底面
部には高不純物濃度層４ａが形成され、同一導電
形ではあるが不純物濃度の高い領域と低い領域と
が接するHL接合７を形成している。
各接合が島の表面に露出する部分は、安定性の
確保を目的として絶縁性の表面保護膜８で覆わ
れ、その一部は選択的に除去されてコンタクト窓
９として機能し、電気的な信号の経路である電極
１０が接続されている。電極１０のうち、高電圧
が印加されるPN接合と接続されるか、またこの
PN接合と近い値の電位をもつ接合に接続される
ものは、当該PN接合上主面に保護膜８を介して
当該PN接合を投影した領域より広い領域を覆う
ように配置される。これを通常フイールドプレー
ト電極１０ａと称し、その目的は当該PN接合で
生じた空乏層の表面近傍の曲がりを補正して電界
の集中を防ぐことにある。
確保を目的として絶縁性の表面保護膜８で覆わ
れ、その一部は選択的に除去されてコンタクト窓
９として機能し、電気的な信号の経路である電極
１０が接続されている。電極１０のうち、高電圧
が印加されるPN接合と接続されるか、またこの
PN接合と近い値の電位をもつ接合に接続される
ものは、当該PN接合上主面に保護膜８を介して
当該PN接合を投影した領域より広い領域を覆う
ように配置される。これを通常フイールドプレー
ト電極１０ａと称し、その目的は当該PN接合で
生じた空乏層の表面近傍の曲がりを補正して電界
の集中を防ぐことにある。
フイールドプレート電極１０ａは、接合の高耐
圧化を目的として配置されるものであるから、そ
の下に存在しかつ一方をコレクタポケツト４とす
るPN接合は曲率半径の小さな部分が存在しては
ならず、当該PN接合を主面上に投影した図形
は、図上破線で示したように曲率半径rHの円弧お
よびこれと滑らかに接続された直線で構成された
形状となる。これは、高電圧が印加されるPN接
合は曲率半径の小さな部分が存在するとその近傍
で電界の集中が起こることが知られているためで
あるが、同様の理由から、いわゆる拡散のコーナ
部１１についても、その曲率半径を大きくする必
要がある。高耐圧素子の接合の深さxjHは耐圧に
依存し、一般に５〜15μｍの値が採用されてい
る。
圧化を目的として配置されるものであるから、そ
の下に存在しかつ一方をコレクタポケツト４とす
るPN接合は曲率半径の小さな部分が存在しては
ならず、当該PN接合を主面上に投影した図形
は、図上破線で示したように曲率半径rHの円弧お
よびこれと滑らかに接続された直線で構成された
形状となる。これは、高電圧が印加されるPN接
合は曲率半径の小さな部分が存在するとその近傍
で電界の集中が起こることが知られているためで
あるが、同様の理由から、いわゆる拡散のコーナ
部１１についても、その曲率半径を大きくする必
要がある。高耐圧素子の接合の深さxjHは耐圧に
依存し、一般に５〜15μｍの値が採用されてい
る。
もちろん、高耐圧化の不要な低耐圧素子のPN
接合についてはフイールドプレート電極は不要で
あり、PN接合を主面に投影した図形も円弧を含
む必要はなく、拡散のコーナ部も特に曲率半径を
大きくする必要はない。しかるに、工程の簡略化
のみを目的として、すなわち１回の不純物拡散工
程で高耐圧素子および低耐圧素子のPN接合を同
時に形成するために上述したような深い接合を低
圧素子にも採用すると、拡散の横方向広がりによ
る集積度の低下や内部ベース領域の不純物濃度に
減少に起因する出力インピーダンスの低下が生ず
るため、一般には低耐圧素子用に深さxjLの浅い
接合を形成する工程が別途追加されている。した
がつて、PN接合は、一方をコレクタポケツト４
とする第１のPN接合のうち高耐圧素子側の深い
接合１２と低耐圧素子側の浅い接合１３、および
それぞれの内部に形成された第2PN接合１４，
１５に区別されるが、このように高耐圧素子と低
耐圧素子とで接合の形成工程を別にすることは、
とりもなおさずプロセスの複雑化と歩留りの低下
をもたらすものであつた。
接合についてはフイールドプレート電極は不要で
あり、PN接合を主面に投影した図形も円弧を含
む必要はなく、拡散のコーナ部も特に曲率半径を
大きくする必要はない。しかるに、工程の簡略化
のみを目的として、すなわち１回の不純物拡散工
程で高耐圧素子および低耐圧素子のPN接合を同
時に形成するために上述したような深い接合を低
圧素子にも採用すると、拡散の横方向広がりによ
る集積度の低下や内部ベース領域の不純物濃度に
減少に起因する出力インピーダンスの低下が生ず
るため、一般には低耐圧素子用に深さxjLの浅い
接合を形成する工程が別途追加されている。した
がつて、PN接合は、一方をコレクタポケツト４
とする第１のPN接合のうち高耐圧素子側の深い
接合１２と低耐圧素子側の浅い接合１３、および
それぞれの内部に形成された第2PN接合１４，
１５に区別されるが、このように高耐圧素子と低
耐圧素子とで接合の形成工程を別にすることは、
とりもなおさずプロセスの複雑化と歩留りの低下
をもたらすものであつた。
本発明はこのような事情を鑑みてなされたもの
で、その目的は、高耐圧素子と低耐圧素子とを同
一基板上に容易に、しかも高密度で形成できる半
導体集積回路装置を提供することにある。
で、その目的は、高耐圧素子と低耐圧素子とを同
一基板上に容易に、しかも高密度で形成できる半
導体集積回路装置を提供することにある。
このような目的を達成するために、本発明は、
高耐圧素子のフイールドプレート電極下の絶縁膜
を、第１のPN接合近傍で薄く、周辺部で厚く形
成するとともに、第２のPN接合をｍ分割して
SH／ｍ≦SL（SH：高耐圧素子の第２のPN接合の
接合面積、SL：低耐圧素子の第２のPN接合の接
合面積、ｍ：自然数）とし、高耐圧素子と低耐圧
素子のPN接合深さをほぼ等しくしたものであ
る。以下、実施例を用いて本発明を詳細に説明す
る。
高耐圧素子のフイールドプレート電極下の絶縁膜
を、第１のPN接合近傍で薄く、周辺部で厚く形
成するとともに、第２のPN接合をｍ分割して
SH／ｍ≦SL（SH：高耐圧素子の第２のPN接合の
接合面積、SL：低耐圧素子の第２のPN接合の接
合面積、ｍ：自然数）とし、高耐圧素子と低耐圧
素子のPN接合深さをほぼ等しくしたものであ
る。以下、実施例を用いて本発明を詳細に説明す
る。
第２図は、本発明の一実施例の構成を示す図で
ある。なお、本実施例では低耐圧トランジスタＡ
と高耐圧PNPN素子Ｃとをそれぞれ１個ずつ図
示したが、これらの素子を複数含むもの、あるい
は他の素子、例えば高耐圧トランジスタ（これは
PNPN素子のカソード、Ｐ−ゲート、Ｎ−ゲー
トをそれぞれエミツタ、ベース、コレクタとみな
して構成できる）や抵抗等を含むものについても
同様に実現可能であることはいうまでもない。
ある。なお、本実施例では低耐圧トランジスタＡ
と高耐圧PNPN素子Ｃとをそれぞれ１個ずつ図
示したが、これらの素子を複数含むもの、あるい
は他の素子、例えば高耐圧トランジスタ（これは
PNPN素子のカソード、Ｐ−ゲート、Ｎ−ゲー
トをそれぞれエミツタ、ベース、コレクタとみな
して構成できる）や抵抗等を含むものについても
同様に実現可能であることはいうまでもない。
第２図において、多結晶Si等からなる支持基板
１中に、分離膜２によつて分離された半導体島３
が、主面上に複数個設けられ、島３には、コレク
タポケツト４、PN接合およびHL接合７がイオ
ン注入法、熱拡散法などを用いて形成されてい
る。さらに、各接合が島３の表面に露出する部分
は保護膜で覆われ、その一部は除去されてコンタ
クト孔９として機能し電極１０が接続されてい
る。なお、HL接合７を形成する高不純物濃度層
４ａは、低抵抗層としてコレクタポケツト４と電
極１０とのコンタクトに重要な働きをするほか、
基板１、分離膜２およびコレクタポケツト４で形
成される寄生MOS効果を抑える働きをする。
１中に、分離膜２によつて分離された半導体島３
が、主面上に複数個設けられ、島３には、コレク
タポケツト４、PN接合およびHL接合７がイオ
ン注入法、熱拡散法などを用いて形成されてい
る。さらに、各接合が島３の表面に露出する部分
は保護膜で覆われ、その一部は除去されてコンタ
クト孔９として機能し電極１０が接続されてい
る。なお、HL接合７を形成する高不純物濃度層
４ａは、低抵抗層としてコレクタポケツト４と電
極１０とのコンタクトに重要な働きをするほか、
基板１、分離膜２およびコレクタポケツト４で形
成される寄生MOS効果を抑える働きをする。
電極１０のうち、高電圧が印加されるPN接
合、例えばPNPN素子ＣのＰ−ゲート接合、ア
ノード接合（高耐圧トランジスタであればベー
ス・コレクタ接合、MOSトランジスタであれば
ドレイン接合等）と接続されるか、またはこの
PN接合と近い値の電位をもつ接合に接続される
ものは、フイールドプレート電極１０ａとして、
PN接合上主面に保護膜を介して当該PN接合を
投影した領域より広い領域を覆うように配置され
る。その際、異なる接合と接続する電極は相互に
分離される必要があるため、間隙１６が設けられ
るが、この間隙は両側のフイールドブレート電極
１０ａの電位の影響を受けてあたかもその部分に
もフイールドブレート電極１０ａが配置されてい
るかのようにふるまうため特性に与える影響は小
さい。
合、例えばPNPN素子ＣのＰ−ゲート接合、ア
ノード接合（高耐圧トランジスタであればベー
ス・コレクタ接合、MOSトランジスタであれば
ドレイン接合等）と接続されるか、またはこの
PN接合と近い値の電位をもつ接合に接続される
ものは、フイールドプレート電極１０ａとして、
PN接合上主面に保護膜を介して当該PN接合を
投影した領域より広い領域を覆うように配置され
る。その際、異なる接合と接続する電極は相互に
分離される必要があるため、間隙１６が設けられ
るが、この間隙は両側のフイールドブレート電極
１０ａの電位の影響を受けてあたかもその部分に
もフイールドブレート電極１０ａが配置されてい
るかのようにふるまうため特性に与える影響は小
さい。
以上の基板構成は、第１図に示した従来例と全
く同様であるが、本発明の半導体集積回路装置で
は、高耐圧特性を必要とする素子について、フイ
ールドプレート電極１０ａの下の絶縁性の保護膜
８′がPN接合の近傍では薄く、当該フイールド
プレート電極１０の周辺部では厚くなるように局
所的な段差を設けることによつて、高耐圧素子側
のPN接合１２′の接合深さxjHを低耐圧素子側の
PN接合１３′の接合深さxjLとほぼ同一にした構
造が特徴である。これは、従来なだれ降伏の原因
とされていた曲率半径の小さな領域、すなわち拡
散のコーナ部１１′の形状はそれ自体としては電
界の集中とは直接の関係がなく、この近傍におけ
る等電位面の曲率半径が、なだれ降伏を決める本
質的な要因であるとの発見に基くもので、等電位
面の形状は、低不純物濃度の半導体領域が空劣化
するような電位フイールドプレート電極１０ａ等
によつて与えることにより高耐圧化に適した形と
なるため、特に電位面の変化が大きい拡散のコー
ナ部１１′近傍でフイールドプレート電極１０ａ
の下の保護膜８′を薄くしてこの目的を達成する
ようにしたものである。したがつてコーナ部１
１′の曲率半径は特に大きくする必要はない。一
方、フイールドプレート電極１０ａの周辺部近傍
で厚くするのは、この部分で等電位面を急激に変
化させないためである。
く同様であるが、本発明の半導体集積回路装置で
は、高耐圧特性を必要とする素子について、フイ
ールドプレート電極１０ａの下の絶縁性の保護膜
８′がPN接合の近傍では薄く、当該フイールド
プレート電極１０の周辺部では厚くなるように局
所的な段差を設けることによつて、高耐圧素子側
のPN接合１２′の接合深さxjHを低耐圧素子側の
PN接合１３′の接合深さxjLとほぼ同一にした構
造が特徴である。これは、従来なだれ降伏の原因
とされていた曲率半径の小さな領域、すなわち拡
散のコーナ部１１′の形状はそれ自体としては電
界の集中とは直接の関係がなく、この近傍におけ
る等電位面の曲率半径が、なだれ降伏を決める本
質的な要因であるとの発見に基くもので、等電位
面の形状は、低不純物濃度の半導体領域が空劣化
するような電位フイールドプレート電極１０ａ等
によつて与えることにより高耐圧化に適した形と
なるため、特に電位面の変化が大きい拡散のコー
ナ部１１′近傍でフイールドプレート電極１０ａ
の下の保護膜８′を薄くしてこの目的を達成する
ようにしたものである。したがつてコーナ部１
１′の曲率半径は特に大きくする必要はない。一
方、フイールドプレート電極１０ａの周辺部近傍
で厚くするのは、この部分で等電位面を急激に変
化させないためである。
一般に保護膜８′、例えば酸化膜の厚さtoxは、
xjeff＝xj＋tpx・εsi／εsip2
ここで、εsiはSiの比誘電率、
εsip2はSiO2の比誘電率。
の関係で実際の接合深さxjを実効的に深くする効
果をもつ。例えばxjが2μｍ、tpxが2μｍであるな
らば、実効深さxjeffは約5μｍとなり、高耐圧特性
の実現に有利となる。実際、フイールドプレート
電極下で接合近傍の酸化膜厚tpxを1μｍ、コレク
タポケツトの不純物濃度を３×1014cm-3とした素
子で350Vの耐圧が確認できた。
果をもつ。例えばxjが2μｍ、tpxが2μｍであるな
らば、実効深さxjeffは約5μｍとなり、高耐圧特性
の実現に有利となる。実際、フイールドプレート
電極下で接合近傍の酸化膜厚tpxを1μｍ、コレク
タポケツトの不純物濃度を３×1014cm-3とした素
子で350Vの耐圧が確認できた。
もちろん、高耐圧特性が要求されるPN接合
は、これを主面上に投影した図形が曲率半径rHの
円弧およびこれと滑らかに接触された直線で構成
された形状としrHを少なくともxjeffより大きくす
べきことは、従来と同様である。
は、これを主面上に投影した図形が曲率半径rHの
円弧およびこれと滑らかに接触された直線で構成
された形状としrHを少なくともxjeffより大きくす
べきことは、従来と同様である。
このような本発明の構造を採用することによ
り、高耐圧素子と制御用の低耐圧素子とを同一基
板上に含む半導体集積回路装置の製作プロセスが
きわめて簡単になることは明らかである。すなわ
ち、従来のように深い接合と浅い接合の２種類を
形成する必要はなく、低耐圧素子の形成に用いて
いた数μｍ以下の浅い接合の形成工程のみで済む
ため、拡散工程数およびこれに先立つホトリソグ
ラフイ工程数の半減が可能である。のみならず、
従来深い拡散を行なうために生じていた接合の横
方向広がりによる集積度の低下もほとんど無視で
き、高集積度化が可能となる。もつとも、実際に
同一のプロセスで浅い場合を形成しても、後述す
るような拡散の面積依存性があるために、すべて
が全く同一の接合深さとはならず、中心値に対し
て0.8〜1.2のばらつきをもつ。その意味で、高耐
圧素子と低耐圧素子のPN接合深さは「ほぼ」等
しく形成される。
り、高耐圧素子と制御用の低耐圧素子とを同一基
板上に含む半導体集積回路装置の製作プロセスが
きわめて簡単になることは明らかである。すなわ
ち、従来のように深い接合と浅い接合の２種類を
形成する必要はなく、低耐圧素子の形成に用いて
いた数μｍ以下の浅い接合の形成工程のみで済む
ため、拡散工程数およびこれに先立つホトリソグ
ラフイ工程数の半減が可能である。のみならず、
従来深い拡散を行なうために生じていた接合の横
方向広がりによる集積度の低下もほとんど無視で
き、高集積度化が可能となる。もつとも、実際に
同一のプロセスで浅い場合を形成しても、後述す
るような拡散の面積依存性があるために、すべて
が全く同一の接合深さとはならず、中心値に対し
て0.8〜1.2のばらつきをもつ。その意味で、高耐
圧素子と低耐圧素子のPN接合深さは「ほぼ」等
しく形成される。
ところで、高耐圧素子のPN接合の接合面積SH
と低耐圧素子のPN接合の接合面積SLとは、高耐
圧素子側でrHを大きくとる必要から一般に SL≪SH とならざるを得ない。ところが、周知のように、
不純物の添加工程において同一の導電形、同一の
濃度を設定しても、面積の大きい領域ほど形成さ
れるPN接合の深さが大となり、しかもこの傾向
は不純物濃度が大きくなるほど顕著となることが
判明している。したがつて、接合面積が大きい高
耐圧素子側のPN接合の方が低耐圧素子側に比べ
て深くなり、その傾向は特に高不純物濃度領域同
志が接する第２のPN接合１４′，１５′について
顕著となる。このことは、高耐圧素子と低耐圧素
子とで第１および第２のPN接合間の距離、すな
わちトランジスタであればベース幅が異なり、し
かも低耐圧トランジスタ側のベース幅WLに比べ
て高耐圧トランジスタ側のベース幅WHが小さく
なることを意味し、実際、実験によれば、例えば
WHはWLの約0.8倍であり、直流電流増幅率hFEは
高耐圧トランジスタ側が約150、低耐圧トランジ
スタ側が約100という結果が得られた。しかるに、
トランジスタのエミツタ・コレクタ間耐圧BVCEO
はベース・コレクタ間耐圧BVCBOに対して BVCEO＝BVCBO／ｎ√１＋FE ここで、ｎは定数。
と低耐圧素子のPN接合の接合面積SLとは、高耐
圧素子側でrHを大きくとる必要から一般に SL≪SH とならざるを得ない。ところが、周知のように、
不純物の添加工程において同一の導電形、同一の
濃度を設定しても、面積の大きい領域ほど形成さ
れるPN接合の深さが大となり、しかもこの傾向
は不純物濃度が大きくなるほど顕著となることが
判明している。したがつて、接合面積が大きい高
耐圧素子側のPN接合の方が低耐圧素子側に比べ
て深くなり、その傾向は特に高不純物濃度領域同
志が接する第２のPN接合１４′，１５′について
顕著となる。このことは、高耐圧素子と低耐圧素
子とで第１および第２のPN接合間の距離、すな
わちトランジスタであればベース幅が異なり、し
かも低耐圧トランジスタ側のベース幅WLに比べ
て高耐圧トランジスタ側のベース幅WHが小さく
なることを意味し、実際、実験によれば、例えば
WHはWLの約0.8倍であり、直流電流増幅率hFEは
高耐圧トランジスタ側が約150、低耐圧トランジ
スタ側が約100という結果が得られた。しかるに、
トランジスタのエミツタ・コレクタ間耐圧BVCEO
はベース・コレクタ間耐圧BVCBOに対して BVCEO＝BVCBO／ｎ√１＋FE ここで、ｎは定数。
という関係が存在するため、あまりhFEが高くな
ると、重要なBVCEOが低くなつてしまう。したが
つて、高耐圧トランジスタのhFEが100程度になる
ように設計することとなるが、この場合、低耐圧
トランジスタのhFEは約60まで低下することが予
想される。
ると、重要なBVCEOが低くなつてしまう。したが
つて、高耐圧トランジスタのhFEが100程度になる
ように設計することとなるが、この場合、低耐圧
トランジスタのhFEは約60まで低下することが予
想される。
このような問題を解決するには、ベース・コレ
クタ接合を例えばｍ分割（ｍは自然数）し、 SH／ｍ≦SL≪SH の関係を満足させればよい。実験によれば、例え
ば約10000μm2のSHを８分割してほぼSLと等しく
し、高耐圧トランジスタで150、低耐圧トランジ
スタで160のhFEを実現することができた。これ
は、図示のPNPWN素子ＣにおいてはＰ−ゲー
ト接合である第２のPN接合１４′に相当し、こ
れを図中破線で示したように分割して、すなわち
カソードとしての第３の半導体領域６を分割して
設けて、低耐圧トランジスタ側の第２のPN接合
１５′に対してSH／ｍ≦SLの関係を満足するよう
に構成することにより、良好な特性を得ることが
できた。
クタ接合を例えばｍ分割（ｍは自然数）し、 SH／ｍ≦SL≪SH の関係を満足させればよい。実験によれば、例え
ば約10000μm2のSHを８分割してほぼSLと等しく
し、高耐圧トランジスタで150、低耐圧トランジ
スタで160のhFEを実現することができた。これ
は、図示のPNPWN素子ＣにおいてはＰ−ゲー
ト接合である第２のPN接合１４′に相当し、こ
れを図中破線で示したように分割して、すなわち
カソードとしての第３の半導体領域６を分割して
設けて、低耐圧トランジスタ側の第２のPN接合
１５′に対してSH／ｍ≦SLの関係を満足するよう
に構成することにより、良好な特性を得ることが
できた。
以上説明したように、本発明によれば、高耐圧
素子のフイールドプレート電極下の絶縁膜を、第
１のPN接合近傍で薄く、周辺部で厚く形成する
とともに、第２のPN接合をｍ分割してSH／ｍ≦
SLとし、高耐圧素子と低耐圧素子のPN接合深さ
をほぼ等しくしたことにより、両素子のPN接合
を同一のプロセスで形成することができるため、
製作プロセスがきわめて簡単になる。また、当該
PN接合は浅いものでよいため、横方向拡がりが
抑えられ、集積度を向上させることができる利点
がある。
素子のフイールドプレート電極下の絶縁膜を、第
１のPN接合近傍で薄く、周辺部で厚く形成する
とともに、第２のPN接合をｍ分割してSH／ｍ≦
SLとし、高耐圧素子と低耐圧素子のPN接合深さ
をほぼ等しくしたことにより、両素子のPN接合
を同一のプロセスで形成することができるため、
製作プロセスがきわめて簡単になる。また、当該
PN接合は浅いものでよいため、横方向拡がりが
抑えられ、集積度を向上させることができる利点
がある。
第１図は従来の半導体集積回路装置の構成例を
示す図、第２図は本発明の一実施例の構成を示す
図である。 １……支持基板、２……分離膜、３……半導体
島、４……コレクタポケツト（第１の半導体領
域）、５……第２の半導体領域、６……第３の半
導体領域、８，８′……表面保護膜（絶縁膜）、１
０……電極、１０ａ……フイールドプレート電
極、１１，１１′……拡散のコーナ部、１２，１
２′……高耐圧素子の第１のPN接合、１３，１
３′……低耐圧素子の第１のPN接合、１４，１
４′……高耐圧素子の第２のPN接合、１５，１
５′……低耐圧素子の第２のPN接合。
示す図、第２図は本発明の一実施例の構成を示す
図である。 １……支持基板、２……分離膜、３……半導体
島、４……コレクタポケツト（第１の半導体領
域）、５……第２の半導体領域、６……第３の半
導体領域、８，８′……表面保護膜（絶縁膜）、１
０……電極、１０ａ……フイールドプレート電
極、１１，１１′……拡散のコーナ部、１２，１
２′……高耐圧素子の第１のPN接合、１３，１
３′……低耐圧素子の第１のPN接合、１４，１
４′……高耐圧素子の第２のPN接合、１５，１
５′……低耐圧素子の第２のPN接合。
Claims (1)
- １ それぞれ、第１導電形低不純物濃度の第１の
半導体領域とこの第１の半導体領域内に形成され
た第２導電形高不純物濃度の第２の半導体領域と
によつて構成される第１のPN接合および第２の
半導体領域とこの第２の半導体領域内に形成され
た第１導電形高不純物濃度の第３の半導体領域と
によつて構成される第２のPN接合を有する半導
体素子が形成された複数の半導体島が、相互に分
離された状態で同一支持基板に搭載されてなる半
導体集積回路装置において、上記半導体素子は、
絶縁膜を介して第１のPN接合上に配合されかつ
第２の半導体領域または当該半導体領域に近い電
位を有する他の半導体領域に電気的に接続された
フイールドプレート電極を有する高耐圧素子と、
このようなフイールドプレート電極をもたない低
耐圧素子とからなり、高耐圧素子の上記フイール
ドプレート電極下の絶縁膜が、第１のPN接合近
傍で薄く当該フイールドプレート電極周辺部で厚
く形成されるとともに、当該高耐圧素子の第２の
PN接合は、SH／ｍ≦SL（SH：高耐圧素子の第２
のPN接合の接合面積、SL：低耐圧素子の第２の
PN接合の接合面積）を満足するｍ（自然数）個
に分割され、かつ高耐圧素子と低耐圧素子のPN
接合深さがほぼ等しいことを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59016961A JPS60173869A (ja) | 1984-02-03 | 1984-02-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59016961A JPS60173869A (ja) | 1984-02-03 | 1984-02-03 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60173869A JPS60173869A (ja) | 1985-09-07 |
| JPH0520909B2 true JPH0520909B2 (ja) | 1993-03-22 |
Family
ID=11930700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59016961A Granted JPS60173869A (ja) | 1984-02-03 | 1984-02-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173869A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190739A (ja) * | 1986-02-17 | 1987-08-20 | Nec Corp | 半導体集積装置及びその製造方法 |
| US5602409A (en) * | 1995-07-13 | 1997-02-11 | Analog Devices, Inc. | Bidirectional electrical overstress protection circuit for bipolar and bipolar-CMOS integrated circuits |
-
1984
- 1984-02-03 JP JP59016961A patent/JPS60173869A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60173869A (ja) | 1985-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2585329B2 (ja) | 集積バイポーラトランジスタのコレクタコンタクト | |
| JPS63157475A (ja) | 半導体装置及びその製造方法 | |
| US6525392B1 (en) | Semiconductor power device with insulated circuit | |
| US4109273A (en) | Contact electrode for semiconductor component | |
| JP3340177B2 (ja) | 電界効果型トランジスタ | |
| JPH0520909B2 (ja) | ||
| JPH0656890B2 (ja) | 伝導度変調型たて型ｍｏｓ―ｆｅｔ | |
| JP2918925B2 (ja) | 半導体装置 | |
| JP3217552B2 (ja) | 横型高耐圧半導体素子 | |
| JP2760401B2 (ja) | 誘電体分離基板及び半導体装置 | |
| JPH0697439A (ja) | 高耐圧半導体素子 | |
| JPS6089957A (ja) | 相補形半導体装置 | |
| JP3342944B2 (ja) | 横型高耐圧半導体素子 | |
| JP3150420B2 (ja) | バイポーラ集積回路とその製造方法 | |
| JPH0333067Y2 (ja) | ||
| JPH05183166A (ja) | Ｓｏｉ型半導装置および製造方法 | |
| JPS6140140B2 (ja) | ||
| JPS6124245A (ja) | 半導体装置 | |
| JP2521745Y2 (ja) | フォトサイリスタ | |
| JPS59175766A (ja) | 半導体装置とその製造方法 | |
| JPH11145154A (ja) | バイポーラトランジスタ | |
| JPH02278736A (ja) | 半導体装置 | |
| JPS6031105B2 (ja) | 半導体装置 | |
| JPS60233856A (ja) | 半導体装置 | |
| JPH05109742A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |