JPH05109742A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05109742A JPH05109742A JP26582291A JP26582291A JPH05109742A JP H05109742 A JPH05109742 A JP H05109742A JP 26582291 A JP26582291 A JP 26582291A JP 26582291 A JP26582291 A JP 26582291A JP H05109742 A JPH05109742 A JP H05109742A
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- Japan
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- type
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- Pending
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Abstract
(57)【要約】
【目的】バイポーラトランジスタのコレクタ−ベース間
容量を削減する。 【構成】素子動作時に補償ベース４からコレクタ領域
（Ｎ型エピタキシャル層３）に発生する空乏層１２が絶
縁分離層７に接するように近づける。
容量を削減する。 【構成】素子動作時に補償ベース４からコレクタ領域
（Ｎ型エピタキシャル層３）に発生する空乏層１２が絶
縁分離層７に接するように近づける。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
に関するものである。
に関するものである。
【０００２】
【従来の技術】従来の高速バイポーラトランジスタは、
図２（ａ）に示すＳＳＴ構造が一般的である。
図２（ａ）に示すＳＳＴ構造が一般的である。
【０００３】トランジスタが動作するときは、拡大断面
図である図２（ｂ）に示すようにベース５および補償ベ
ース４からコレクタ領域３へ空乏層１２が伸びる。Ｎ型
エピタキシャル層３の濃度が５×１０15ｃｍ-3のとき、
コレクタ−ベース間電圧が拡散電位（ｂｕｉｌｔ−ｉｎ
ｐｏｔｅｎｔｉａｌ）である０．７Ｖ程度であって
も、空乏層１２の厚さは０．４μｍになる。
図である図２（ｂ）に示すようにベース５および補償ベ
ース４からコレクタ領域３へ空乏層１２が伸びる。Ｎ型
エピタキシャル層３の濃度が５×１０15ｃｍ-3のとき、
コレクタ−ベース間電圧が拡散電位（ｂｕｉｌｔ−ｉｎ
ｐｏｔｅｎｔｉａｌ）である０．７Ｖ程度であって
も、空乏層１２の厚さは０．４μｍになる。
【０００４】図２（ｂ）の絶縁分離領域７と補償ベース
４との距離Ｄが空乏層の厚さＸよりも大きくなると、空
乏層端から酸化膜８を介して絶縁分離領域７までの間
に、コレクタ領域（Ｎ型エピタキシャル層３）とベース
引出層であるポリシリコン９とによって構成される容量
Ｃ3 が生じる。補償ベース４とコレクタ領域（Ｎ型エピ
タキシャル層３）との接合の側面部には容量Ｃ2 が生じ
る。
４との距離Ｄが空乏層の厚さＸよりも大きくなると、空
乏層端から酸化膜８を介して絶縁分離領域７までの間
に、コレクタ領域（Ｎ型エピタキシャル層３）とベース
引出層であるポリシリコン９とによって構成される容量
Ｃ3 が生じる。補償ベース４とコレクタ領域（Ｎ型エピ
タキシャル層３）との接合の側面部には容量Ｃ2 が生じ
る。
【０００５】したがって、コレクタ−ベース間容量はＣ
2 ＋Ｃ3と接合の底面部の容量Ｃ1 との総和となって容
量が増大し、トランジスタの高速化に大きな障害となっ
ている。
2 ＋Ｃ3と接合の底面部の容量Ｃ1 との総和となって容
量が増大し、トランジスタの高速化に大きな障害となっ
ている。
【０００６】この容量の低減策として特開昭６３−２５
３６６４のバイポーラトランジスタについて、図３
（ａ）およびその拡大断面図である図３（ｂ）を参照し
て説明する。
３６６４のバイポーラトランジスタについて、図３
（ａ）およびその拡大断面図である図３（ｂ）を参照し
て説明する。
【０００７】Ｎ- 型（または真性半導体）エピタキシャ
ル層１３を形成することにより、素子分離領域と補償ベ
ース４との間の基板表面をトランジスタ動作時に空乏層
としている。すなわち図２（ａ），（ｂ）と比較して容
量Ｃ3 を削減している。
ル層１３を形成することにより、素子分離領域と補償ベ
ース４との間の基板表面をトランジスタ動作時に空乏層
としている。すなわち図２（ａ），（ｂ）と比較して容
量Ｃ3 を削減している。
【０００８】
【発明が解決しようとする課題】従来のバイポーラトラ
ンジスタにおいて、基板表面近傍を空乏化するには真性
半導体層またはＮ- 型エピタキシャル層を形成する必要
がある。
ンジスタにおいて、基板表面近傍を空乏化するには真性
半導体層またはＮ- 型エピタキシャル層を形成する必要
がある。
【０００９】真性半導体層やＮ- 型エピタキシャル層を
再現性良く形成することは難しく、リーク電流を増大さ
せる恐れがある。しかも空乏化してもＣ3 を完全になく
すことはできないので、高速化ができなかった。
再現性良く形成することは難しく、リーク電流を増大さ
せる恐れがある。しかも空乏化してもＣ3 を完全になく
すことはできないので、高速化ができなかった。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
補償ベースと絶縁分離層とを有するバイポーラトランジ
スタにおいて、素子動作時に前記補償ベースからコレク
タ領域に伸びる空乏層と絶縁分離層とが接していること
を特徴とするものである。
補償ベースと絶縁分離層とを有するバイポーラトランジ
スタにおいて、素子動作時に前記補償ベースからコレク
タ領域に伸びる空乏層と絶縁分離層とが接していること
を特徴とするものである。
【００１１】
【実施例】本発明の一実施例について、図１（ａ）の断
面図およびその拡大図である図１（ｂ）を参照して説明
する。
面図およびその拡大図である図１（ｂ）を参照して説明
する。
【００１２】Ｐ型半導体基板１上に選択的に形成された
Ｎ+ 型埋込コレクタ２の上に厚さ１μｍのＮ型エピタキ
シャル層３が形成されている。さらにＰ+ 型補償ベース
４とＰ型ベース５が形成され、Ｐ型ベース５内にＮ型エ
ミッタ６が形成されている。
Ｎ+ 型埋込コレクタ２の上に厚さ１μｍのＮ型エピタキ
シャル層３が形成されている。さらにＰ+ 型補償ベース
４とＰ型ベース５が形成され、Ｐ型ベース５内にＮ型エ
ミッタ６が形成されている。
【００１３】このバイポーラトランジスタもＳＳＴ構造
なので、エミッタ、ベース、補償ベースを１回のＰＲ工
程で形成することができる。補償ベースおよびベースを
エミッタに対して高精度に位置合せして、コレクタ−ベ
ース間容量の小さいトランジスタを実現することができ
る。
なので、エミッタ、ベース、補償ベースを１回のＰＲ工
程で形成することができる。補償ベースおよびベースを
エミッタに対して高精度に位置合せして、コレクタ−ベ
ース間容量の小さいトランジスタを実現することができ
る。
【００１４】ベース電極は補償ベース４からポリシリコ
ン９により引き出して、アルミ電極１０に接続してい
る。
ン９により引き出して、アルミ電極１０に接続してい
る。
【００１５】素子間分離およびコレクタ引出部１１と補
償ベース４との分離のために、Ｎ型エピタキシャル層３
の厚さ（１μｍ）以上の絶縁分離層７が形成されてい
る。そしてこの絶縁分離層７と補償ベース４との距離Ｘ
を０．１〜０．３μｍとする。
償ベース４との分離のために、Ｎ型エピタキシャル層３
の厚さ（１μｍ）以上の絶縁分離層７が形成されてい
る。そしてこの絶縁分離層７と補償ベース４との距離Ｘ
を０．１〜０．３μｍとする。
【００１６】この距離Ｘを０μｍすなわち補償ベース４
と絶縁分離層７とが直接接しても良いが、製造歩留の点
から両者は離した方が良い。Ｎ型エピタキシャル層３の
濃度が５×１０15ｃｍ-3のとき、動作時には空乏層１２
が補償ベース４からコレクタ（Ｎ型エピタキシャル層
３）へ伸びて、絶縁分離層７と空乏層１２とが接してい
る。
と絶縁分離層７とが直接接しても良いが、製造歩留の点
から両者は離した方が良い。Ｎ型エピタキシャル層３の
濃度が５×１０15ｃｍ-3のとき、動作時には空乏層１２
が補償ベース４からコレクタ（Ｎ型エピタキシャル層
３）へ伸びて、絶縁分離層７と空乏層１２とが接してい
る。
【００１７】
【発明の効果】動作時に補償ベースからコレクタへ発生
する空乏層が絶縁分離層に接するように近づけた。その
結果、補償ベースと素子間分離用の絶縁分離層との間に
生じるコレクタ−ベース間容量を小さくすることにより
高速バイポーラトランジスタを実現することができた。
する空乏層が絶縁分離層に接するように近づけた。その
結果、補償ベースと素子間分離用の絶縁分離層との間に
生じるコレクタ−ベース間容量を小さくすることにより
高速バイポーラトランジスタを実現することができた。
【図１】（ａ）は本発明の一実施例を示す断面図であ
る。（ｂ）は（ａ）の拡大図である。
る。（ｂ）は（ａ）の拡大図である。
【図２】（ａ）は従来のＳＳＴ構造の高速バイポーラト
ランジスタを示す断面図である。（ｂ）は（ａ）の拡大
図である。
ランジスタを示す断面図である。（ｂ）は（ａ）の拡大
図である。
【図３】（ａ）は従来のＳＳＴ構造の高速バイポーラト
ランジスタを示す断面図である。（ｂ）は（ａ）の拡大
図である。
ランジスタを示す断面図である。（ｂ）は（ａ）の拡大
図である。
１ Ｐ型半導体基板 ２ Ｎ+ 型埋込コレクタ ３ Ｎ型エピタキシャル層 ４ 補償ベース ５ ベース ６ エミッタ ７ 絶縁分離層 ８ 酸化膜 ９ ポリシリコン １０ アルミ電極 １１ コレクタ引出部 １２ 空乏層 １３ Ｎ- 型エピタキシャル層 Ｃ1 補償ベースとコレクタ領域（Ｎ型エピタキシャ
ル層）との接合の底面部の容量 Ｃ2 補償ベースとコレクタ領域（Ｎ型エピタキシャ
ル層）との接合の側面部の容量 Ｃ3 空乏層端から酸化膜を介して絶縁分離領域まで
の間に、コレクタ領域（Ｎ型エピタキシャル層）とベー
ス引出層であるポリシリコンとによって構成される容量 Ｄ 絶縁分離領域と補償ベースとの距離 Ｘ 空乏層の厚さ
ル層）との接合の底面部の容量 Ｃ2 補償ベースとコレクタ領域（Ｎ型エピタキシャ
ル層）との接合の側面部の容量 Ｃ3 空乏層端から酸化膜を介して絶縁分離領域まで
の間に、コレクタ領域（Ｎ型エピタキシャル層）とベー
ス引出層であるポリシリコンとによって構成される容量 Ｄ 絶縁分離領域と補償ベースとの距離 Ｘ 空乏層の厚さ
Claims (1)
- 【請求項１】 補償ベースと絶縁分離層とを有するバイ
ポーラトランジスタにおいて、素子動作時に前記補償ベ
ースからコレクタ領域に伸びる空乏層と絶縁分離層とが
接していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26582291A JPH05109742A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26582291A JPH05109742A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109742A true JPH05109742A (ja) | 1993-04-30 |
Family
ID=17422542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26582291A Pending JPH05109742A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109742A (ja) |
-
1991
- 1991-10-15 JP JP26582291A patent/JPH05109742A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010410 |