WO2014064873A1 - 半導体装置の製造方法 - Google Patents

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WO2014064873A1
WO2014064873A1 PCT/JP2013/004833 JP2013004833W WO2014064873A1 WO 2014064873 A1 WO2014064873 A1 WO 2014064873A1 JP 2013004833 W JP2013004833 W JP 2013004833W WO 2014064873 A1 WO2014064873 A1 WO 2014064873A1
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film
semiconductor device
diffusion
region
oxide film
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官司 山村
宏信 清水
輝夫 有田
淳 内山
知巳 川上
敬一 澤井
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シャープ株式会社
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    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7436—Lateral thyristors

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a step of forming a deep diffusion region by solid phase diffusion.
  • a bipolar semiconductor element such as a thyristor has been used as a high current, high breakdown voltage element.
  • an impurity is diffused deeply into a semiconductor substrate because of handling a large current.
  • impurities are diffused from the high concentration impurity layer to a predetermined region of the semiconductor substrate by heat treatment. A deep cathode region is formed.
  • FIG. 14 is a diagram for explaining a conventional thyristor.
  • FIG. 14A shows an equivalent circuit of the thyristor
  • FIG. 14B shows a conceptual structure of the thyristor
  • FIG. 14C shows a thyristor.
  • FIG. 14D schematically shows the cross-sectional structure of the Da-Da ′ line portion of FIG. 14C.
  • FIG. 15 schematically shows a cross-sectional structure taken along the line Dc-Dc ′ in FIG.
  • the thyristor 10 is a combination of a PNP transistor Tr1 and an NPN transistor Tr2 such that the base and collector of one transistor Tr1 become the collector and base of the other transistor Tr2, respectively.
  • the emitter of the PNP transistor Tr1 is the anode (P region R1) A of the thyristor
  • the emitter of the NPN transistor Tr2 is the cathode (N region R4) C of the thyristor
  • the base region of the NPN transistor Tr2 (P region R3) serves as the gate G of the thyristor.
  • a control current Ic for controlling on / off of the thyristor 10 flows from the gate G to the cathode C. That is, by flowing a control current (gate current) Ic from the gate G to the cathode C, the anode A And the cathode C can be conducted to flow the main current Im.
  • the gate current (trigger current) is generated by causing the LED to emit light.
  • ⁇ Thyristor is used for large current switching and is used as a contactless switching element.
  • the thyristor 10 has a P formed on an N-type substrate (for example, an N-type silicon substrate) 11 so as to face each other.
  • N-type substrate for example, an N-type silicon substrate
  • the N + type semiconductor region 13 is a cathode C
  • one P + type semiconductor region 12 is a gate G
  • the other P + type semiconductor region 12a is an anode A
  • the cathode C and anode Contact holes C1, C2, and C3 are formed in the semiconductor region as A and gate G, that is, the N + cathode region 13, the P + anode region 12a, and the P + gate region 12, respectively.
  • the N-type substrate 11 is a chip state substrate obtained by dicing the wafer state substrate.
  • a thermal oxide film (SiO 2 ) 14 is formed as an NSG (non-doped silicate glass) film on the surface of the N-type substrate 11, and on the thermal oxide film 14.
  • a PSG (phosphosilicate glass) film 15 as a diffusion source used for forming the N + cathode region 13 is formed, and a polyimide protective film 16 is formed so as to cover them.
  • a contact hole C1 is formed on the N + cathode region 13 so as to penetrate the thermal oxide film 14 and the polyimide protective film 16, and the cathode electrode 20 is connected to the contact hole C1. Is connected to the N + cathode region 13.
  • a contact hole C2 is formed on the P + anode region 12a so as to penetrate the thermal oxide film 14, the PSG (phosphosilicate glass) film 15, and the polyimide protective film 16 as shown in FIG.
  • the electrode 20a is connected to the P + anode region 12a through the contact hole C2. Further, the polyimide protective film 16, the cathode electrode 20, and the anode electrode 20 a are covered with a sealing resin 17.
  • a contact hole C3 is also formed on the P + gate region 12 so as to penetrate the thermal oxide film 14, the PSG (phosphosilicate glass) film 15, and the polyimide protective film 16, as shown in FIG.
  • a gate electrode (not shown) is connected to the P + gate region 12 through the contact hole C3.
  • the gate electrode is also sealed with a sealing resin 17.
  • FIG. 16 is a diagram for explaining a conventional thyristor manufacturing method in the order of steps (FIGS. 16A to 16D), and shows a cross-sectional structure taken along line Db-Db ′ in FIG. 14C. ing.
  • a thermal oxide film 14 a is formed on the entire surface, and thereafter, N + of the P + type semiconductor region 12 is formed.
  • An opening 14a1 of the thermal oxide film 14a is formed on the region where the cathode region 13a is to be formed (FIG. 16A).
  • the P + anode region 12a is also formed at the same time.
  • P + anode region 12a may be formed in a separate step from the P + -type semiconductor region 12 serving as the P + gate regions.
  • a high concentration PSG film 15 is formed on the entire surface.
  • a shallow N + cathode region 13a is formed in a portion corresponding to the opening 14a1 of the thermal oxide film 14a of the N-type substrate 11 (FIG. 16B).
  • a high-concentration PSG film is also formed on the back surface of the N-type substrate. It is not shown here because it is finally deleted during backside polishing.
  • a polyimide protective film 16 is formed so as to cover the silicon oxide film 14 and the high concentration PSG film 15 (FIG. 16D).
  • a contact hole C1 is formed on the N + cathode region 13 so as to penetrate the polyimide protective film 16 and the thermal oxide film 14 by photolithography.
  • a contact hole C2 is similarly formed on the P + anode region 12a shown in FIG.
  • the surface side of the semiconductor substrate is sealed with the sealing resin 17 (see FIG. 14D).
  • Patent Document 1 in a method of manufacturing a high-current, high-breakdown-voltage bipolar device such as the thyristor, a high-concentration impurity layer as an impurity diffusion source is formed on a semiconductor substrate, and then a high-concentration impurity layer is formed.
  • a method is disclosed in which an impurity diffusion region is formed on a semiconductor substrate by solid phase diffusion from the high concentration impurity layer by performing a heat treatment.
  • a semiconductor device manufacturing line not only one type of semiconductor device (for example, a bipolar semiconductor element such as a thyristor) but also various semiconductor devices (for example, MOS type semiconductor elements) are processed in parallel.
  • a semiconductor device for which one process is completed is temporarily stored in a storage, and is sent to a necessary processing apparatus according to the processing status of the other semiconductor devices.
  • a deposition (processing P1) is performed in which a high-concentration PSG film 15 serving as an impurity diffusion source is deposited by a CVD method or the like. (FIG. 16 (b)), and then in a state (FIG. 16 (c)) in which solid phase diffusion (treatment P2) for diffusing impurities from the high-concentration PSG film 15 to a deep portion of the substrate is performed by heat treatment
  • the substrate 11 is temporarily stored in the first storage 10a in a wafer state (see FIG. 18). Thereafter, it is unloaded from the first storage 10a in order to perform a process such as forming a protective film (see FIG. 18).
  • the N-type substrate 11 is in a state P3 (FIG. 17) in which a high-concentration PSG film 15 as a diffusion source is exposed on the surface. Yes.
  • the storage is generally used at the process stage.
  • the protective film forming stages Sa3 and Cm2 In the wiring formation stages Sa4 and Cm3 since the second storage 10b different from the first storage 10a is used, the substrate with the high-concentration PSG film 15 exposed during the manufacture of the thyristor is the first. It is not stored in the second storage 10b, and there is no fear of phosphorus contamination in the second storage 10b.
  • the expression side of the N-type substrate 11 is covered with the thermal oxide film 14 and the polyimide protective film 16 with the sealing resin 17. Since it is sealed, mobile ions (K, Na, etc.) contained in the sealing resin 17 enter the N + cathode region 13 through the thermal oxide film 14 and the polyimide protective film 16 that have a weak effect of shielding them. There is also a problem that the characteristics of the thyristor are changed.
  • the present invention has been made to solve the above-described problems, and a high-concentration impurity layer as a diffusion source used for solid-phase diffusion in the manufacturing process of one semiconductor device uses the same equipment. It is an object of the present invention to obtain a semiconductor device manufacturing method capable of avoiding contamination of other semiconductor devices to be manufactured.
  • the present invention not only prevents contamination of other semiconductor devices by the solid phase diffusion source used in the manufacture of one semiconductor device, but also affects the effects of mobile ions in the sealing resin of the semiconductor device. It is an object of the present invention to obtain a semiconductor device manufacturing method capable of suppressing fluctuations in device characteristics.
  • a manufacturing method of a semiconductor device is a manufacturing method of a semiconductor device including a solid phase diffusion step of forming a diffusion region constituting the semiconductor device by solid phase diffusion, and the solid phase diffusion step is performed on a semiconductor substrate.
  • ions in the sealing resin enter the semiconductor substrate. It is preferable to include a step of forming an ion intrusion prevention layer for preventing the formation on the entire surface of the semiconductor substrate.
  • the solid phase diffusion step includes a step of forming an insulating film having an opening on the semiconductor substrate, and the step of forming the diffusion source layer is performed on the insulating film. It is preferable that the diffusion source layer be deposited so that the diffusion source layer is in contact with the semiconductor substrate through the opening of the insulating film.
  • the insulating film forming step includes a step of forming a thermal oxide film as the insulating film on the semiconductor substrate, and selectively etching the thermal oxide film,
  • the method includes an etching step of forming an opening of the thermal oxide film in a portion corresponding to a region where the impurity of the semiconductor substrate is to be diffused.
  • a high-concentration silicon oxide film doped with phosphorus is used as the diffusion source layer, and in the oxide film formation step after the solid phase diffusion step, With the high-concentration silicon oxide film as the diffusion source layer removed, a non-doped silicon oxide film is formed on the entire surface of the semiconductor substrate, and then a high-concentration doped with phosphorus on the non-doped silicon oxide film. It is preferable to form a silicon oxide film as the ion implantation blocking layer.
  • the semiconductor device in the method of manufacturing a semiconductor device, is a bipolar semiconductor element, a phototriac, or a thyristor, and the diffusion region is an emitter of the bipolar semiconductor element, a cathode of the phototriac. Or the cathode of the thyristor.
  • the semiconductor device in the method for manufacturing a semiconductor device, is formed by forming the diffusion region and the wiring layer on the semiconductor substrate and then sealing with a sealing resin. It is preferable that an interlayer insulating film having a laminated structure of the non-doped silicon oxide film and the high-concentration silicon oxide film as the ion implantation blocking layer is interposed between the semiconductor substrate and the semiconductor substrate.
  • the phosphorus concentration of the high-concentration silicon oxide film serving as the ion implantation blocking layer is 3 mol to 8 mol.
  • the high-concentration silicon oxide film as the ion implantation blocking layer has a thickness of 1800 nm to 2400 nm.
  • the non-doped silicon oxide film preferably has a thickness of 500 nm to 600 nm.
  • the thermal oxide film preferably has a thickness of 400 nm to 500 nm.
  • the step of forming the diffusion source layer includes a step of depositing a high concentration PSG film, which is a silicon oxide film doped with phosphorus at a high concentration, on the semiconductor substrate by a CVD method.
  • the step of forming the diffusion region is a step of solid-phase diffusing phosphorus from the high concentration PSG film to the semiconductor substrate by heat treatment of the high concentration PSG film, and depositing the high concentration PSG film by a CVD method.
  • the solid phase diffusion by heat treatment of the high concentration PSG film is preferably performed continuously in the same processing furnace.
  • the present invention provides the following items, for example.
  • (Item 1) A semiconductor substrate, a diffusion region formed on a surface portion of the semiconductor substrate, an insulating film formed on the semiconductor substrate, and a contact hole formed on the insulating film and formed in the insulating film
  • a semiconductor device comprising: an electrode connected to the diffusion region; and a sealing resin formed on the insulating film and the electrode and sealing the surface side of the semiconductor substrate,
  • the insulating film includes an ion penetration preventing layer that prevents ions in the sealing resin from entering the diffusion region,
  • the ion intrusion prevention layer has a planar pattern that overlaps with a region other than a portion of the diffusion region located in the contact hole.
  • the semiconductor device according to item 1 wherein the ion intrusion prevention layer includes a phosphorus-doped silicate glass layer.
  • the ion intrusion prevention layer includes a silicon nitride film formed on the phosphorus-doped silicate glass layer in addition to the phosphorus-doped silicate glass layer.
  • the insulating film is A thermal oxide film formed on the semiconductor substrate; A non-doped silicate glass layer on the thermal oxide film; The semiconductor device according to any one of items 1 to 3, wherein the ion intrusion prevention layer is formed on the non-doped silicate glass layer.
  • the semiconductor substrate has a first conductivity type, and a pair of second conductivity type semiconductor regions formed so as to face the surface portion of the semiconductor substrate, and in one region of the pair of second conductivity type semiconductor regions A first conductive type semiconductor region formed in the semiconductor substrate, wherein the first conductive type semiconductor region is a cathode region, and one and the other of the pair of second conductive type semiconductor regions are gates, respectively. 5.
  • the semiconductor device according to any one of items 1 to 4, wherein an element structure as a thyristor serving as a region and an anode region is formed.
  • the insulating film has a multilayer structure including a plurality of insulating layers, and an etching rate with respect to a predetermined etchant included in each of the plurality of insulating layers is smaller as the insulating layer is closer to the semiconductor substrate. 6.
  • the semiconductor device according to any one of items 5.
  • a high concentration impurity layer as a diffusion source used for solid phase diffusion in the manufacturing process of one semiconductor device contaminates other semiconductor devices manufactured using the same equipment. It is possible to realize a method of manufacturing a semiconductor device that can avoid this.
  • the present invention not only is the solid phase diffusion source used in the manufacture of one semiconductor device prevented from being contaminated by another semiconductor device, but also the influence of mobile ions in the sealing resin of the semiconductor device.
  • FIG. 1 is a diagram for explaining a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 1A shows an equivalent circuit of a thyristor which is the semiconductor device of Embodiment 1, and FIG. A schematic structure of this thyristor is shown,
  • FIG. 1 (c) shows a layout of diffusion regions constituting this thyristor, and
  • FIG. 1 (d) is a cross-sectional view taken along line D1-D1 ′ of FIG. 1 (c).
  • the structure is shown schematically.
  • FIG. 2 is a diagram for explaining the semiconductor device according to the first embodiment of the present invention, and schematically shows a cross-sectional structure taken along the line D3-D3 ′ of FIG.
  • FIG. 1A shows an equivalent circuit of a thyristor which is the semiconductor device of Embodiment 1
  • FIG. 1 (c) shows a layout of diffusion regions constituting this thyristor
  • FIG. 1 (d) is a cross-sectional view
  • FIG. 3 is a view for explaining the semiconductor device manufacturing method according to the first embodiment of the present invention in the order of steps (FIGS. 3A to 3H), and is taken along line D2-D2 ′ in FIG. 1C. The cross-sectional structure of the part is shown.
  • FIG. 4 shows the process in the semiconductor device manufacturing method according to the first embodiment of the present invention in the order of steps.
  • FIG. 5 is a diagram for explaining a method for manufacturing a semiconductor device according to Embodiment 1 of the present invention, and shows a process of depositing a high-concentration PSG film as a diffusion source on a semiconductor substrate in a processing furnace.
  • FIG. 6 is a diagram for explaining a method for manufacturing a semiconductor device according to Embodiment 1 of the present invention, and shows a process for solid-phase diffusion of phosphorus from a high-concentration PSG film deposited on a semiconductor substrate in a processing furnace to the semiconductor substrate.
  • FIG. 7 is a diagram for explaining the semiconductor device according to Embodiment 1 of the present invention, and shows a cross-sectional structure of a contact hole in this semiconductor device.
  • FIG. 8 is a diagram for explaining a semiconductor device according to Embodiment 2 of the present invention.
  • FIG. 8A shows an equivalent circuit of a thyristor which is the semiconductor device of Embodiment 2, and FIG. A schematic structure of the thyristor is shown, FIG.
  • FIG. 8C shows a layout of a diffusion region constituting the thyristor
  • FIG. 8D shows a cross section taken along a line D11-D11 ′ in FIG. 8C.
  • the structure is shown schematically.
  • FIG. 9 is a diagram for explaining the semiconductor device according to the second embodiment of the present invention, and schematically shows a cross-sectional structure taken along the line D33-D33 'of FIG. 8C.
  • FIG. 10 is a view for explaining the semiconductor device manufacturing method according to the second embodiment of the present invention in the order of steps (FIGS. 10 (a) to 10 (g)), and is taken along line D22-D22 ′ in FIG. 8 (c). The cross-sectional structure of the part is shown.
  • FIG. 10 is a view for explaining the semiconductor device manufacturing method according to the second embodiment of the present invention in the order of steps (FIGS. 10 (a) to 10 (g)), and is taken along line D22-D22 ′ in FIG. 8 (c).
  • FIG. 11 is a diagram for explaining the processing in the semiconductor device manufacturing method according to the second embodiment of the present invention in the order of steps (FIGS. 11A and 11B), and D22 ⁇ in FIG. 8C. The cross-sectional structure of the D22 'line part is shown.
  • FIG. 12 shows the process in the semiconductor device manufacturing method according to the second embodiment of the present invention in the order of steps.
  • FIG. 13 is a diagram for explaining improved characteristics of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 14 is a diagram for explaining a conventional thyristor.
  • FIG. 14A shows an equivalent circuit of the thyristor
  • FIG. 14B shows a conceptual structure of the thyristor
  • FIG. 14C shows a thyristor.
  • FIG. 14A shows an equivalent circuit of the thyristor
  • FIG. 14B shows a conceptual structure of the thyristor
  • FIG. 14C shows a thyristor.
  • FIG. 14D schematically shows the cross-sectional structure of the Da-Da ′ line portion of FIG. 14C.
  • FIG. 15 is a diagram for explaining a conventional thyristor, and schematically shows a cross-sectional structure taken along line Dc-Dc ′ of FIG.
  • FIG. 16 is a diagram for explaining a conventional thyristor manufacturing method in the order of steps (FIGS. 16A to 16D), and shows a cross-sectional structure taken along line Db-Db ′ in FIG. 14C. ing.
  • FIG. 17 is a diagram for explaining a problem in a conventional thyristor manufacturing method.
  • FIG. 18 is a diagram for explaining a storage for storing a semiconductor wafer being processed and a method for using the same used in a general semiconductor device manufacturing line.
  • FIG. 1 is a diagram for explaining a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 1A shows an equivalent circuit of a thyristor as the semiconductor device of Embodiment 1, and FIG. A schematic structure of this thyristor is shown,
  • FIG. 1 (c) shows a layout of diffusion regions constituting this thyristor, and
  • FIG. 1 (d) is a cross-sectional view taken along line D1-D1 ′ of FIG. 1 (c). The structure is shown schematically.
  • the thyristor 100 which is a semiconductor device according to the first embodiment includes a PNP transistor Tr1 and an NPN transistor Tr2 as shown in FIGS. 1 (a) and 1 (b). It has a combined configuration.
  • the thyristor 100 of the first embodiment includes an N-type substrate 101 such as an N-type silicon substrate, for example.
  • P + type semiconductor regions 102 and 102 a are formed on the N type substrate 101 so as to face each other, and an N + type semiconductor region 103 is formed in one P + type semiconductor region 102.
  • the N + type semiconductor region 103 is the cathode C of the thyristor
  • one P + type semiconductor region 102 is the gate G of the thyristor
  • the other P + type semiconductor region 102a is the anode A of the thyristor.
  • the N-type substrate 101 is a chip state substrate obtained by dicing the wafer state substrate.
  • a thermal oxide film (SiO 2 ) 104 is formed as an NSG (non-doped silicate glass) film on the surface of the N-type substrate 101, and on the thermal oxide film 104.
  • NSG (non-doped silicate glass) film 106 and PSG (phosphorus-doped silicate glass) film 107 are laminated in this order by the CVD method.
  • the film thickness of the NSG film (thermal oxide film) 104 is about 400 nm to 500 nm
  • the film thickness of the NSG film (CVD film) 106 is about 500 nm to 600 nm.
  • the thickness of the PSG film (CVD film) 107 is about 1800 nm to 2400 nm, and the phosphorus concentration is about 3 mol to 8 mol (for example, 6 mol).
  • the total thickness Ta of the insulating film including these oxide films 104, 106 and 107 is set to 3 ⁇ m so as to obtain a withstand voltage of 600V.
  • the PSG film (CVD film) 107 is an ion intrusion prevention layer that prevents intrusion of movable ions (K, Na, etc.) in the sealing resin into the substrate, and the film of the PSG film (CVD film) 107. If the thickness is too thin, the ability to prevent the mobile ions (K, Na, etc.) in the sealing resin from entering the substrate is weakened. If the thickness is too thick, the lateral direction during etching for forming the contact hole is reduced. Therefore, the etching amount is set to about 1800 nm to 2400 nm.
  • the thermal oxide film 104 is an oxide film that grows when the cathode is formed by solid phase diffusion (drive diffusion), and is formed so that a film thickness of about 450 nm is finally obtained.
  • the film thickness variation is about 50 nm, and the film thickness is 450 ⁇ 50 nm.
  • the NSG film (CVD) 106 is formed so as to finally obtain a film thickness of about 550 nm.
  • the film thickness is about 550 ⁇ 50 nm. .
  • the NSG film 106 is insufficient by subtracting the film thickness of the thermal oxide film (400 nm to 500 nm) 104 and the PSG film 107 from the total film thickness (3 ⁇ m) of the oxide films 104, 106, and 107 to ensure the withstand voltage of 600 V. It supplements the film thickness.
  • a contact hole C1 is formed on the N + type semiconductor region (N + cathode region) 103 so as to penetrate the thermal oxide film 104, the NSG film 106 and the PSG film 107 as shown in FIG.
  • the cathode electrode 120 is connected to the N + cathode region 103 through the contact hole C1.
  • a contact hole C2 is formed on the P + type semiconductor region (P + anode region) 102a so as to penetrate the thermal oxide film 104, the NSG film 106, and the PSG film 107.
  • the anode electrode 120a is connected to the P + anode region 102a through the contact hole C2. Also, as shown in FIG.
  • a contact hole C3 is formed on the P + gate region 102 so as to penetrate the thermal oxide film 104, the NSG film 106, and the PSG film 107, and this contact hole.
  • a gate electrode (not shown) is connected to the P + gate region 102 via C3. These electrodes are connected to leads for drawing these electrodes out of the sealing resin by bonding wires (not shown).
  • the chip-like substrate (chip substrate) 101 is die-bonded to a support (not shown) such as a lead frame, and the electrode of the chip substrate is connected to the internal lead end of the lead frame by wire bonding or the like.
  • the substrate is sealed with a sealing resin integrally with the lead frame to complete a thyristor as a semiconductor device.
  • the PSG film 107, the cathode electrode 120, the anode electrode 120a, and the gate electrode (not shown) are covered with a sealing resin 110.
  • the etching rate of the oxide films 104, 106, and 107 with respect to the etching solution is the highest etching rate of the PSG film 107 applied by the CVD method, and then applied by the CVD method.
  • the etching rate of the NSG film 106 is large, and the etching rate of the oxide film 104 formed by thermal oxidation is the smallest. For this reason, when wet etching using an etching mask formed on the PSG film 107 is performed, the cross-sectional shape of the contact hole C1 becomes a stepped shape that spreads upward as shown in FIG. The coverage of the metal layer that constitutes is good.
  • the NSG film (CVD film) 106 is placed between the PSG film (CVD film) 107 and the NSG film (thermal oxide film) 104, so that the contact hole is formed by wet etching as described above.
  • the cross-sectional shape becomes a smoother stepped shape, and the metal wiring coverage can be improved.
  • FIG. 3 is a view for explaining the semiconductor device manufacturing method according to the first embodiment in the order of steps (FIGS. 3A to 3H).
  • FIG. 3C is a view taken along the line D2-D2 ′ in FIG. A cross-sectional structure is shown.
  • FIG. 4 has shown the process process in this manufacturing method in order.
  • a P + type semiconductor region 102 to be a gate G and a P + type semiconductor region 102a to be an anode A are formed on an N type substrate (here, a substrate in a wafer state) 101.
  • N type substrate here, a substrate in a wafer state
  • a thermal oxide film 104a is formed as a non-doped silicate (NSG) film on the entire surface, and then the thermal oxide film 104a is selectively etched to form this P
  • An opening 104a1 of the thermal oxide film 104a is formed on the region where the N + cathode region 103a of the + type semiconductor region 102 is to be formed.
  • a plurality of N-type substrates (here, the substrate Wh in a wafer state) 101 are introduced into a processing furnace (substrate processing chamber) CH1 while being supported by a substrate holding stand St, and POCl Bubbling is performed by introducing nitrogen (N 2 ) gas into the three solutions Bb, and a phosphorus compound is supplied into the substrate processing chamber CH1 through the source gas supply pipe Gsp using nitrogen gas as a carrier gas.
  • a high concentration PSG film (diffusion source layer) 105 as an impurity diffusion source is formed on the surface of the N-type substrate 101 disposed in the substrate processing chamber CH1 as shown in FIG. 3B (FIG. 3).
  • a shallow N + cathode region 103a is formed in a portion corresponding to the opening 104a1 of the thermal oxide film 104a of the N-type substrate 101.
  • the temperature at this time is, for example, about 800 to 1000 ° C., and the processing time is about 10 to 30 minutes. Note that the high-concentration PSG film formed on the back surface of the N-type substrate is not shown in the figure because it is finally deleted when the wafer back surface is polished before wafer dicing.
  • the gas supplied to the substrate processing chamber CH1 is nitrogen.
  • the N-type substrate 101 is heat-treated by switching to gas and water vapor (H 2 O).
  • phosphorus impurity high concentration PSG film 105 is solid phase diffusion the shallow N + cathode region 103a of the N-type substrate 101, thereby, as shown in FIG. 3 (c), a shallow N + cathode region 103a Changes to a deep N + cathode region 103 (deep phosphorus diffusion step S2 in FIG. 4).
  • the heat treatment temperature is about 1000 to 1200 ° C., and the treatment time is about 30 to 60 minutes.
  • the portion of the high-concentration PSG film 105 located on the deep N + cathode region 103 moves to the deep N + region (cathode) 103 due to diffusion of the impurity phosphorus, and as a result, NSG ( A single silicon oxide film (SiO 2 film) 104 is assimilated with the (non-doped silicate glass) film.
  • the high-concentration PSG film 105 is removed with hydrofluoric acid (high-concentration PSG film removal step S3 in FIG. 4).
  • a non-doped silicate glass (NSG) film 106 is formed by a CVD method (NSG film forming step S4 in FIG. 4), and a phosphorous concentration of 3 to 8 mol (for example, 6 mol) is further formed thereon.
  • PSG film 107 is deposited by atmospheric pressure CVD (PSG film deposition step S5 in FIG. 4). The PSG film 107 is deposited in a treatment temperature range of 350 ° C. to 450 ° C. and a treatment time of 30 minutes to 60 minutes.
  • contact holes C1 to C3 are formed by photolithography.
  • an etching mask 108 is formed on the PSG film 107 by patterning a resist film, and the high-concentration PSG film 107, the NSG film 106, and the SiO 2 film 104 are formed using this etching mask 108 using hydrofluoric acid or the like.
  • the contact hole C1 is formed on the N + cathode region 103 and the contact hole C2 is formed on the P + anode region 102a (FIGS. 3 (f), 1 (d), and FIG. 2). At this time, the contact hole C 3 is also formed on the P + gate region 102.
  • a cathode electrode 120 connected to the deep N + cathode region 103 via the contact hole C1 is formed, and an anode electrode (not shown) connected to the P + region (anode) 102a is formed via the contact hole C2. (FIG. 3 (g)).
  • a gate electrode (not shown) connected to the P + gate region 102 through the contact hole C3 is also formed.
  • the high-concentration PSG film 105 used for the solid-phase diffusion is removed immediately after the solid-phase diffusion using the high-concentration PSG film 105 as a diffusion source is performed by the heat treatment. Even if a wafer substrate that has been subjected to solid-phase diffusion in the thyristor manufacturing process and a wafer substrate that is in the process of manufacturing other semiconductor devices share the same storage, It can be avoided that the high-concentration PSG film 105 used contaminates the substrate of another semiconductor element.
  • the PSG film 107 is formed on the entire surface of the semiconductor substrate. Therefore, movable ions (K, Na, etc.) in the sealing resin are formed. ) Can be prevented from entering the semiconductor region such as the cathode by the gettering effect of the PSG film (ion intrusion prevention layer) 107, and fluctuations in device characteristics of the thyristor due to movable ions in the sealing resin can be avoided. That is, in the PSG film, which is a silicate glass film doped with phosphorus, the function of capturing ions entering from the outside is enhanced by doping of phosphorus, and functions as a gettering layer for the intruding ions.
  • the PSG film 107 that prevents ions in the sealing resin from entering a semiconductor region such as the cathode is formed in the contact hole C1 of the N + cathode region 103. Since it is formed so as to cover the region other than the exposed portion, it prevents the movable ions (K, Na, etc.) of the sealing resin from entering the cathode region 103 through the gap between the electrode 120 and the PSG film 107. Can do.
  • the PSG film 107 is formed so as to cover regions other than the portions located in the contact holes C2 and C3 of the P + anode region 102a and the P + gate region 102, so that the anode electrode 120a and It is possible to prevent the movable ions (K, Na, etc.) of the sealing resin from entering the anode region 102 a and the gate region 102 from the gap between the gate electrode (not shown) and the PSG film 107.
  • an interlayer insulating film having a three-layer structure of a thermal oxide film 104, an NSG film 106 thereon, and a PSG film 107 thereon is formed as an interlayer insulating film on a semiconductor substrate. Therefore, the diffusion regions formed in the semiconductor substrate 101, that is, the N + cathode region 103, the P + anode region 102a, and the P + gate region 102a, and the cathode electrode 120, the anode electrode 120a, and the electrode formed on the interlayer insulating film,
  • the cross-sectional shape of the contact hole for connecting to the gate electrode (not shown) has a shape in which the upper side gradually expands (see FIG. 7), the coverage of the metal layer constituting the electrode is improved, and the wiring connected to the electrode The occurrence of disconnection or poor connection can be suppressed.
  • Embodiment 2 Next, a semiconductor device according to Embodiment 2 of the present invention will be described.
  • FIG. 8 is a diagram for explaining a semiconductor device according to Embodiment 2 of the present invention.
  • FIG. 8A shows an equivalent circuit of a thyristor as the semiconductor device of Embodiment 2, and FIG. A schematic structure of the thyristor is shown,
  • FIG. 8C shows a layout of a diffusion region constituting the thyristor, and
  • FIG. 8D shows a cross section taken along a line D11-D11 ′ in FIG. 8C. The structure is shown schematically.
  • the semiconductor device (thyristor) 200 according to the second embodiment is a PSG film that prevents the mobile ions (K, Na, etc.) in the sealing resin 110 from entering the substrate in the semiconductor device (thyristor) 100 according to the first embodiment.
  • An ion implantation blocking layer made of 117b is provided, and the other configuration is the same as that of the thyristor 100 in the first embodiment.
  • the thyristor 200 according to the second embodiment is similar to the thyristor 100 according to the first embodiment shown in FIG. 1, as shown in FIGS. 8A and 8B, as shown in FIGS. 8A and 8B. Is combined.
  • the semiconductor regions forming the anode A, the cathode C, and the gate G constituting the thyristor 200 are the same as those in the thyristor 100 of the first embodiment, and the region (N + cathode region) 103 that forms the cathode C, Contact holes C1, C2, and C3 are formed on the N + anode region 102a that forms the anode and the P + gate region 102 that forms the gate G, respectively.
  • the N-type substrate 101 is a chip state substrate (chip substrate) obtained by dicing a wafer state substrate.
  • This chip-state substrate is die-bonded to a support such as a lead frame, the electrode of the chip substrate is connected to the internal lead end of the lead frame by wire bonding or the like, and the chip substrate is sealed with a sealing resin together with the lead frame, A thyristor as a semiconductor device is completed.
  • the thyristor 200 of the second embodiment is different in cross-sectional structure from the thyristor 100 of the first embodiment.
  • FIG. 8D schematically shows a cross-sectional structure taken along the line D11-D11 ′ in FIG. 8C
  • FIG. 9 schematically shows a cross-sectional structure taken along the line D33-D33 ′ in FIG. 8C. It shows.
  • a thermal oxide film (SiO 2 ) 104 is formed on the surface of an N-type substrate (N-type silicon substrate) 101 as an NSG (non-doped silicate glass) film as in the first embodiment.
  • an NSG (non-doped silicate glass) film 106 and a PSG (phosphorus-doped silicate glass) film 117a are laminated in this order by the CVD method, and these thermal oxide films (SiO 2).
  • the NSG film 106 and the PSG film 117a constitute an insulating film having a multilayer structure including a plurality of insulating layers.
  • the PSG film 117a is the same as the PSG film 107 in the thyristor 100 of the first embodiment.
  • the thermal oxide film 104, the NSG film 106, and the PSG film 117a are formed on the N + type semiconductor region (N + cathode region) 103 as shown in FIG.
  • a contact hole C1 is formed so as to penetrate, and the cathode electrode 120 is connected to the N + cathode region 103 via the contact hole C1.
  • a contact hole C2 is formed on the P + type semiconductor region (P + anode region) 102a so as to penetrate the thermal oxide film 104, the NSG film 106, and the PSG film 117a.
  • the anode electrode 120a is connected to the anode region 102a through the contact hole C2.
  • a contact hole C3 is also formed on the gate region 102 so as to penetrate the thermal oxide film 104, the NSG film 106, and the PSG film 117a. Through this, a gate electrode (not shown) is connected to the gate region 102.
  • a SiN film (low pressure CVD film) 117b is formed as a surface passivation film so as to cover the surface of the PSG film 117a, and the cathode of the SiN film (low pressure CVD film) 117b.
  • Openings 117b1 and 117b2 for connecting to the internal leads of the lead frame by wire bonding or the like are formed in portions corresponding to the electrode 120 and the anode electrode 120a (see FIGS. 8D and 9).
  • An opening (not shown) for connecting to the internal lead of the lead frame is formed by wire bonding or the like in a portion corresponding to the gate electrode (not shown) of the SiN film (low pressure CVD film) 117b. .
  • These electrodes are connected to leads that lead these electrodes out of the sealing resin by bonding wires (not shown) or the like.
  • the chip-like substrate (chip substrate) 101 is die-bonded to a support (not shown) such as a lead frame, and the electrode of the chip substrate is connected to the internal lead end of the lead frame by wire bonding or the like.
  • the substrate is sealed with a sealing resin integrally with the lead frame to complete a thyristor as a semiconductor device.
  • the passivation film 117b, the cathode electrode 120, the anode electrode 120a, and the gate electrode (not shown) are covered with a bonding resin 110 by a sealing resin 110.
  • the SiN film (low pressure CVD film) 117b as the passivation film 117b has a film thickness of 1000 nm.
  • the film thickness of the SiN film 117b is not limited to 1000 nm, but may be at least 600 nm or more, and the upper limit of the film thickness is determined by specifications required for the semiconductor device.
  • This SiN film 117b is denser than the oxide film, and further subjected to hydrogen sintering, etc., so that mobile ions (K, Na, etc.) in the sealing resin are applied to the substrate.
  • the ion intrusion prevention layer 117 has a two-layer structure of a PSG film (atmospheric pressure CVD film) 117a and an SiN film (low pressure CVD film) 117b formed thereon, thereby sealing. It is possible to enhance the effect of preventing the movable ions (K, Na, etc.) in the resin from entering the diffusion region such as the N + cathode region.
  • FIGS. 10 and 11 are views for explaining the semiconductor device manufacturing method according to the second embodiment in order of steps (FIGS. 10 (a) to 10 (g), FIGS. 11 (a) and 11 (b)).
  • FIG. 8C shows a cross-sectional structure taken along line D22-D22 ′ in FIG.
  • FIG. 12 has shown the process process in this manufacturing method in order.
  • a P + type semiconductor region 102 serving as a gate G
  • a P + type semiconductor region 102a serving as an anode A
  • an N + semiconductor serving as a cathode.
  • the processing for forming the region 103 is performed in the same manner as the processing shown in FIGS. 3A to 3C in the first embodiment.
  • the deep N + cathode region 103 is formed on the surface of the N-type substrate 101 disposed in the substrate processing chamber CH1, as shown in FIG. 10B, as a high concentration PSG film (diffusion source).
  • Source layer) 105 is formed (lindeposition step S1 shown in FIG. 12), and then heat treatment is performed, so that impurity phosphorus from the high-concentration PSG film 105 is solid-phased into the shallow N + cathode region 103a of the N-type substrate 101. This is performed by diffusing (deep phosphorus diffusion step S2 in FIG. 12).
  • the high-concentration PSG film 105 is removed with hydrofluoric acid (high-concentration PSG film removal step S3 in FIG. 12), and then, as shown in FIG. 10 (e), non-doped silicate.
  • a glass (NSG) film 106 is formed by a CVD method (NSG film forming step S4 in FIG. 12), and further a PSG film 117a having a phosphorus concentration of 3 to 8 mol (for example, 6 mol) is deposited thereon by an atmospheric pressure CVD method ( PSG film deposition step S5) of FIG.
  • the SiO film (thermal oxide film) 104, the NSG film (CVD film) 106, and the PSG film (normal pressure CVD film) 117a are formed on the N-type substrate 101 to form an insulating film having a multilayer structure.
  • the processing is also performed in the same manner as the processing shown in FIGS. 3D and 3E of the first embodiment. That is, the PSG film (normal pressure CVD film) 117a is formed under the same processing conditions as the PSG film (normal pressure CVD film) 107 in the thyristor of the first embodiment.
  • a contact hole C1 is formed on the N + cathode region 103
  • a contact hole C2 is formed on the P + anode region 102a
  • a contact hole C3 is also formed on the P + gate region 102 by photolithography.
  • the SiN film 117b is formed on the entire surface side of the N-type substrate 101 to a thickness of, for example, 1000 nm by low pressure CVD (see FIG. Surface protective film forming step S6) in FIG.
  • the low-pressure CVD process at this time is performed for each semiconductor wafer by a single-type processing apparatus, the processing temperature is in the range of 300 ° C. to 400 ° C. (for example, 350 ° C. to 360 ° C.), and the processing time is 1 Minutes to 2 minutes (for example, about one and a half minutes).
  • the SiN film 117b is patterned by a photolithography technique to form openings 117b1 and 117b2 of the SiN film 117b on the cathode electrode 120 and the anode electrode 120a (FIG. 11A). At this time, an opening (not shown) of the SiN film 117b is also formed on the gate electrode (not shown).
  • a sealing resin is formed so that the chip substrate is sealed with the sealing resin 110 so that the SiN film 117b, each electrode, and the bonding wire are sealed (FIG. 11B). 8 (d), see FIG. 9).
  • the high-concentration PSG film 105 used for solid-phase diffusion in the manufacture of the thyristor is removed immediately after the solid-phase diffusion using the high-concentration PSG film 105 as a diffusion source is performed by heat treatment. Therefore, it is possible to prevent the high-concentration PSG film 105, which is the diffusion source used in the manufacture of the thyristor, from contaminating the substrate of another semiconductor element.
  • the insulating film formed on the N-type substrate has a structure including the PSG film 117a for gettering mobile ions in the sealing resin, the device characteristics of the thyristor deteriorate due to the mobile ions in the sealing resin. The effect which can avoid doing is acquired.
  • the insulating film formed on the N-type substrate includes three insulating layers 104a, 106, and 117a, and the insulating layer closer to the N-type substrate has a structure with a lower etching rate with respect to hydrofluoric acid.
  • the effect of improving the coverage of the metal layer that constitutes the electrode is obtained by making the cross-sectional shape of the hole a shape in which the upper side gradually expands.
  • the insulating film formed on the N-type substrate 11 is combined with the PSG film 117a for gettering movable ions in the sealing resin. Since the structure includes the SiN film 117b formed on the film 117a, the effect of preventing mobile ions from entering the diffusion region such as the N + cathode region 103 from the sealing resin 110 can be further enhanced.
  • the current amplification factor hFE (PNPTr) of the PNP transistor constituting the thyristor can be increased to about 6 times that in the thyristor of the first embodiment.
  • FIG. 13 shows the measured value of the current amplification factor hFE in comparison with the thyristor of the first embodiment and the thyristor of the second embodiment.
  • the current amplification factor hFE indicated by ⁇ A1 in the thyristor of the first embodiment is 1 (no SiN protective film)
  • the current amplification factor hFE indicated by ⁇ A2 in the thyristor of the second embodiment is about 6.
  • the current amplification factor hFE is improved by about 6 times compared to the thyristor of the first embodiment.
  • a thyristor is cited as the semiconductor device.
  • the semiconductor device to which the present invention is applied is not limited to a thyristor, and the present invention is not limited to a triac, phototriac, or bipolar semiconductor. It can also be applied to devices and the like, and in a bipolar semiconductor device, the cathode of the thyristor corresponds to the emitter.
  • the present invention relates to another semiconductor device in which a high-concentration impurity layer as a diffusion source used for solid phase diffusion in the manufacturing process of one semiconductor device is manufactured using the same equipment in the field of the manufacturing method of a semiconductor device. It is possible to realize a method for manufacturing a semiconductor device that can avoid contamination and that can suppress variation in characteristics of the semiconductor device due to mobile ions in the sealing resin.
  • Thyristor semiconductor device 101 N-type substrate 102 P + type semiconductor region (P + gate region) 102a P + type semiconductor region (P + anode region) 103 N + type semiconductor region (N + cathode region) 104 NSG film (thermal oxide film) 104a Thermal oxide film 104a1 Oxide film opening 105 High-concentration PSG film (diffusion source) 106 NSG film (CVD film) 107, 117a PSG film (CVD film) 108 Photoresist film 110 Sealing resin 117b SiN film 120 Cathode electrode 120a Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode A Anode electrode

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Abstract

１つの半導体装置の製造過程で固相拡散に用いた拡散源としての高濃度不純物層が、同一設備を用いて製造される他の半導体装置を汚染するのを回避することができ、しかも、封止樹脂中の可動イオンによる半導体装置の特性変動を抑えることができる半導体装置の製造方法を実現する。半導体装置の製造方法において、半導体装置（サイリスタ）１００を構成する拡散領域（カソード領域）１０３を固相拡散により形成する固相拡散工程を含み、該固相拡散工程は、半導体基板（Ｎ型シリコン基板）１０１上に不純物の拡散源となる高濃度不純物層を該高濃度不純物層が該半導体基板の所定の領域に選択的に接触するように形成する工程と、熱処理により該高濃度不純物層から不純物を該半導体基板に拡散させて拡散領域を形成する工程と、該熱処理を行った後、該高濃度不純物層を除去する工程とを含む。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関し、特に、固相拡散により深い拡散領域を形成する工程を含む半導体装置の製造方法に関するものである。
　従来から、大電流，高耐圧素子としてサイリスタ等のバイポーラ型半導体素子が用いられているが、一般的にサイリスタのカソード領域の形成には、大電流を扱う関係から半導体基板の深くまで不純物を拡散する拡散処理が必要であり、従来は、不純物の拡散源となる高濃度不純物層を半導体基板上に形成した後、熱処理によりこの高濃度不純物層から半導体基板の所定の領域に不純物を拡散して深いカソード領域を形成している。
　図１４は、従来のサイリスタを説明する図であり、図１４（ａ）はサイリスタの等価回路を示し、図１４（ｂ）はサイリスタの概念的な構造を示し、図１４（ｃ）はサイリスタを構成する拡散領域のレイアウトを示し、図１４（ｄ）は、図１４（ｃ）のＤａ－Ｄａ’線部分の断面構造を模式的に示している。また、図１５は、図１４（ｃ）のＤｃ－Ｄｃ’線部分の断面構造を模式的に示している。
　サイリスタ１０は、図１４（ａ）に示すように、ＰＮＰトランジスタＴｒ１とＮＰＮトランジスタＴｒ２とを、一方のトランジスタＴｒ１のベース及びコレクタがそれぞれ他方のトランジスタＴｒ２のコレクタ及びベースとなるように組み合わせたものであり、図１４（ｂ）に示すように、主電流Ｉｍの経路を形成する４つの半導体領域（Ｐ領域Ｒ１、Ｎ領域Ｒ２、Ｐ領域Ｒ３及びＮ領域Ｒ４）から構成されている。ここで、ＰＮＰトランジスタＴｒ１のエミッタがサイリスタのアノード（Ｐ領域Ｒ１）Ａとなっており、ＮＰＮトランジスタＴｒ２のエミッタがサイリスタのカソード（Ｎ領域Ｒ４）Ｃとなっており、また、ＰＮＰトランジスタＴｒ１のコレクタとＮＰＮトランジスタＴｒ２のベースとの共通領域（Ｐ領域Ｒ３）がサイリスタのゲートＧとなっている。
　また、ゲートＧからカソードＣには、サイリスタ１０のオンオフを制御する制御電流Ｉｃが流れるようになっており、つまり、ゲートＧからカソードＣへ制御電流（ゲート電流）Ｉｃを流すことにより、アノードＡとカソードＣの間を導通させて主電流Ｉｍを流すことができる。なお、フォトトライアックの場合は、ゲート電流（トリガ電流）は、ＬＥＤを発光させて発生させる。
　このようなサイリスタの用途は、大電流のスイッチングであり、無接点のスイッチング素子として用いられる。
　具体的には、図１４（ｃ）、図１４（ｄ）、及び図１５に示すように、サイリスタ１０は、Ｎ型基板（例えば、Ｎ型シリコン基板）１１上に対向するよう形成されたＰ＋型半導体領域１２及び１２ａを有し、一方のＰ＋型半導体領域１２内にはＮ＋型半導体領域１３が形成されている。ここで、このＮ＋型半導体領域１３はカソードＣであり、一方のＰ＋型半導体領域１２はゲートＧであり、さらに、他方のＰ＋型半導体領域１２ａはアノードＡであり、カソードＣ、アノードＡ及びゲートＧとしての半導体領域、つまりＮ＋カソード領域１３、Ｐ＋アノード領域１２ａ、及びＰ＋ゲート領域１２にはそれぞれコンタクトホールＣ１、Ｃ２、及びＣ３が形成されている。なお、図１４（ｃ）では、Ｎ型基板１１は、ウェハ状態の基板をダイシングして得られるチップ状態の基板を示している。
　また、図１４（ｄ）及び図１５に示すように、Ｎ型基板１１の表面には熱酸化膜（ＳｉＯ２）１４がＮＳＧ（ノンドープシリケートガラス）膜として形成され、この熱酸化膜１４上には、Ｎ＋カソード領域１３を形成するのに用いた拡散源としてのＰＳＧ（リンシリケートガラス）膜１５が形成されており、さらに、これらを覆うようにポリイミド保護膜１６が形成されている。また、Ｎ＋カソード領域１３上には、図１４（ｄ）に示すように熱酸化膜１４及びポリイミド保護膜１６を貫通するようにコンタクトホールＣ１が形成されており、カソード電極２０がコンタクトホールＣ１を介してＮ＋カソード領域１３に接続されている。また、Ｐ＋アノード領域１２ａ上には、図１５に示すように熱酸化膜１４、ＰＳＧ（リンシリケートガラス）膜１５及びポリイミド保護膜１６を貫通するようにコンタクトホールＣ２が形成されており、アノード電極２０ａがコンタクトホールＣ２を介してＰ＋アノード領域１２ａに接続されている。さらに、ポリイミド保護膜１６、カソード電極２０及びアノード電極２０ａは封止樹脂１７により被覆されている。
　なお、Ｐ＋ゲート領域１２上にも、図１４（ｃ）に示すように、熱酸化膜１４、ＰＳＧ（リンシリケートガラス）膜１５及びポリイミド保護膜１６を貫通するようにコンタクトホールＣ３が形成されており、このコンタクトホールＣ３を介してゲート電極（図示せず）がＰ＋ゲート領域１２に接続されている。また、ゲート電極も封止樹脂１７により封止されている。
　次に、従来のサイリスタの製造方法について説明する。
　図１６は、従来のサイリスタの製造方法を工程順（図１６（ａ）～図１６（ｄ））に説明する図であり、図１４（ｃ）のＤｂ－Ｄｂ’線部分の断面構造を示している。
　Ｎ型基板（ここではウェハ状態の基板）１１の表面側にＰ＋型半導体領域１２を形成した後、全面に熱酸化膜１４ａを形成し、その後、このＰ＋型半導体領域１２の、Ｎ＋カソード領域１３ａを形成すべき領域上に熱酸化膜１４ａの開口部１４ａ１を形成する（図１６（ａ））。なお、Ｐ＋ゲート領域となるＰ＋型半導体領域１２を形成する工程では、Ｐ＋アノード領域１２ａも同時に形成する。ただし、Ｐ＋アノード領域１２ａは、Ｐ＋ゲート領域となるＰ＋型半導体領域１２とは別工程で形成してもよい。
　次に、リン雰囲気中にＮ型基板１１を晒すと、高濃度ＰＳＧ膜１５が全面に形成される。このとき、Ｎ型基板１１の熱酸化膜１４ａの開口部１４ａ１に対応する部分には浅いＮ＋カソード領域１３ａが形成される（図１６（ｂ））。なお、リン雰囲気中にＮ型基板１１を晒すと、Ｎ型基板の裏面にも高濃度ＰＳＧ膜が形成されるが、Ｎ型基板１１の裏面側の高濃度ＰＳＧ膜は、ウェハダイシング前のウェハ裏面研磨の際に最終的に削除されるので、ここでは図示していない。
　その後、Ｎ型基板１１の熱処理により高濃度ＰＳＧ膜１５から不純物のリンがＮ型基板１１に固相拡散して、浅いＮ＋カソード領域１３ａが深いＮ＋カソード領域１３に変化する。このとき、高濃度ＰＳＧ膜１５の、深いＮ＋カソード領域１３上に位置する部分は、不純物のリンが拡散によりＮ型基板１１側に移動した結果、熱酸化膜１４ａとしてのＮＳＧ（ＳｉＯ２）と同化して１つのシリコン酸化膜（ＳｉＯ２膜）１４となる（図１６（ｃ））。
　続いて、ポリイミド保護膜１６をシリコン酸化膜１４及び高濃度ＰＳＧ膜１５を覆うように形成する（図１６（ｄ））。
　その後、フォトリソグラフィ処理により、Ｎ＋カソード領域１３上にポリイミド保護膜１６及び熱酸化膜１４を貫通するようにコンタクトホールＣ１を形成する。このとき、図１５（ｃ）に示すＰ＋アノード領域１２ａ上にも同様にコンタクトホールＣ２を形成する。その後、さらに、カソード電極２０及びアノード電極２０ａを形成した後、封止樹脂１７により半導体基板の表面側を封止する（図１４（ｄ）参照）。
　なお、特許文献１には、上記サイリスタなどの大電流、高耐圧のバイポーラ型素子の製造方法において、不純物の拡散源としての高濃度不純物層を半導体基板上に形成した後、高濃度不純物層の熱処理を行ってこの高濃度不純物層からの固相拡散により半導体基板上に不純物拡散領域を形成する方法が開示されている。
特開平９－２１３９４６号公報
　ところで、半導体装置の製造ラインでは、１種類の半導体装置（例えば、サイリスタなどのバイポーラ型半導体素子）だけでなく種々の半導体装置（例えば、ＭＯＳ型半導体素子）に対する処理が並行して行われており、１つの処理が完了した半導体装置は一旦保管庫に格納され、他の半導体装置の処理状況に応じて必要な処理装置に送られることとなる。
　具体的には、上記のようにサイリスタを製造する場合、例えば、図１７に示すように、不純物の拡散源となる高濃度ＰＳＧ膜１５をＣＶＤ法などにより堆積するリンデポジション（処理Ｐ１）を行い（図１６（ｂ））、その後、熱処理により高濃度ＰＳＧ膜１５から不純物を基板の深い部分にまで拡散させる固相拡散（処理Ｐ２）を行った状態（図１６（ｃ））で、Ｎ型基板１１はウェハ状態で第１の保管庫１０ａに一旦格納される（図１８参照）。その後、保護膜の形成などの処理を行うために第１の保管庫１０ａから搬出される（図１８参照）。
　ところが、Ｎ型基板１１に対して固相拡散（処理Ｐ２）を行った状態では、Ｎ型基板１１は表面に拡散源としての高濃度ＰＳＧ膜１５が露出した状態Ｐ３（図１７）となっている。
　このため、このような状態Ｐ３で、第１の保管庫１０ａにサイリスタの製造途中のＮ型基板１１が格納されると、第１の保管庫１０ａ内は、高濃度ＰＳＧ膜１５からのリンの拡散により内部の雰囲気がリンにより汚染されることとなる。このように第１の保管庫１０ａ内がリンにより汚染された状態で、別の半導体素子であるＭＯＳ素子の作成途中のウェハが、拡散処理Ｃｍ１が施された表面領域を露出させた状態で第１の保管庫１０ａに格納されると、このＭＯＳ素子の作成途中のウェハがリンにより汚染される恐れがある（後工程でのリン汚染Ｐ４）。
　なお、半導体装置の製造ラインでは、一般に保管庫は、プロセスの段階で使い分けるようになっており、例えば、サイリスタ製造プロセス、及びＭＯＳ素子製造プロセスのいずれについても、保護膜の形成段階Ｓａ３及びＣｍ２や配線の形成段階Ｓａ４及びＣｍ３では、第１の保管庫１０ａとは別の第２の保管庫１０ｂが利用されるので、サイリスタの製造途中の、高濃度ＰＳＧ膜１５が露出した状態の基板が第２の保管庫１０ｂに格納されることはなく、第２の保管庫１０ｂでのリン汚染の恐れはない。
　また、上記サイリスタの製造方法では、深いＮ＋カソード領域１３を形成した後は、Ｎ型基板１１の表現側は、熱酸化膜１４及びポリイミド保護膜１６に被覆された状態で封止樹脂１７により封止されているため、封止樹脂１７に含まれる可動イオン（Ｋ，Ｎａなど）が、これらを遮蔽する効果の弱い熱酸化膜１４及びポリイミド保護膜１６を介してＮ＋カソード領域１３に入り込んでサイリスタの特性変動を招くといった問題もある。
　本発明は、上記のような問題点を解決するためになされたものであり、１つの半導体装置の製造過程で固相拡散に用いた拡散源としての高濃度不純物層が、同一設備を用いて製造される他の半導体装置を汚染するのを回避することができる半導体装置の製造方法を得ることを目的とする。
　また、本発明は、１つの半導体装置の製造で用いた固相拡散源により他の半導体装置が汚染されるのを防止するだけでなく、半導体装置の封止樹脂中の可動イオンの影響により半導体装置の特性が変動するのを抑えることができる半導体装置の製造方法を得ることを目的とする。
　本発明に係る半導体装置の製造方法は、半導体装置を構成する拡散領域を固相拡散により形成する固相拡散工程を含む半導体装置の製造方法であって、該固相拡散工程は、半導体基板上に不純物の拡散源となる拡散源層を該拡散源層が該半導体基板の所定の領域に選択的に接触するように形成する工程と、熱処理により該拡散源層から不純物を該半導体基板に拡散させて該拡散領域を形成する工程と、該熱処理を行った後他の処理を行う前に該拡散源層を除去する工程とを含むものであり、そのことにより上記目的が達成される。
　本発明は、上記半導体装置の製造方法において、前記他の処理を行った後、前記半導体基板を封止樹脂により封止する前に、該封止樹脂中のイオンが該半導体基板に侵入するのを阻止するイオン侵入阻止層を該半導体基板の全面に形成する工程を含むことが好ましい。
　本発明は、上記半導体装置の製造方法において、前記固相拡散工程は、前記半導体基板上に開口を有する絶縁膜を形成する工程を含み、前記拡散源層の形成工程は、該絶縁膜上に該拡散源層を、該拡散源層が該絶縁膜の開口を介して該半導体基板に接するように堆積する工程であることが好ましい。
　本発明は、上記半導体装置の製造方法において、前記絶縁膜の形成工程は、前記半導体基板上に前記絶縁膜として熱酸化膜を形成する工程と、該熱酸化膜を選択的にエッチングして、該半導体基板の不純物を拡散すべき領域に対応する部分に該熱酸化膜の開口を形成するエッチング工程とを含むことが好ましい。
　本発明は、上記半導体装置の製造方法において、前記固相拡散工程では、前記拡散源層として、リンをドープした高濃度シリコン酸化膜を用い、該固相拡散工程後の酸化膜形成工程では、該拡散源層としての高濃度シリコン酸化膜を除去した状態で、前記半導体基板の全面にノンドープのシリコン酸化膜を形成し、続いて、該ノンドープのシリコン酸化膜上にリンをドープした高濃度のシリコン酸化膜を前記イオン注入阻止層として形成することが好ましい。
　本発明は、上記半導体装置の製造方法において、前記半導体装置は、バイポーラ型の半導体素子、フォトトライアック、あるいはサイリスタであり、前記拡散領域は、該バイポーラ型の半導体素子のエミッタ、該フォトトライアックのカソード、あるいは該サイリスタのカソードであることが好ましい。
　本発明は、上記半導体装置の製造方法において、前記半導体装置は、前記半導体基板上に前記拡散領域及び配線層を形成した後、封止樹脂により封止してなるものであり、該封止樹脂と該半導体基板との間には、前記ノンドープのシリコン酸化膜と、前記イオン注入阻止層である高濃度シリコン酸化膜との積層構造の層間絶縁膜が介在していることが好ましい。
　本発明は、上記半導体装置の製造方法において、前記イオン注入阻止層である高濃度シリコン酸化膜のリン濃度は３ｍｏｌ～８ｍｏｌであることが好ましい。
　本発明は、上記半導体装置の製造方法において、前記イオン注入阻止層である高濃度シリコン酸化膜は、１８００ｎｍ～２４００ｎｍの膜厚を有することが好ましい。
　本発明は、上記半導体装置の製造方法において、前記ノンドープのシリコン酸化膜は、５００ｎｍ～６００ｎｍの膜厚を有することが好ましい。
　本発明は、上記半導体装置の製造方法において、前記熱酸化膜の膜厚は、４００ｎｍ～５００ｎｍであることが好ましい。
　本発明は、上記半導体装置の製造方法において、前記拡散源層を形成する工程は、リンを高濃度にドープしたシリコン酸化膜である高濃度ＰＳＧ膜をＣＶＤ法により前記半導体基板上に堆積する工程であり、前記拡散領域を形成する工程は、該高濃度ＰＳＧ膜の熱処理により該高濃度ＰＳＧ膜から該半導体基板にリンを固相拡散する工程であり、該高濃度ＰＳＧ膜のＣＶＤ法による堆積と、該高濃度ＰＳＧ膜の熱処理による固相拡散とは、同一の処理炉内で連続して行われることが好ましい。
　本願発明は、例えば以下の項目を提供する。
（項目１）
　半導体基板と、該半導体基板の表面部分に形成された拡散領域と、該半導体基板上に形成された絶縁膜と、該絶縁膜上に形成され、該絶縁膜に形成されたコンタクトホールを介して該拡散領域に接続された電極と、該絶縁膜及び該電極の上側に形成され、該半導体基板の表面側を封止する封止樹脂とを備えた半導体装置であって、
　該絶縁膜は、該封止樹脂中のイオンが該拡散領域に侵入するのを阻止するイオン侵入阻止層を含み、
　該イオン侵入阻止層は、該拡散領域の、該コンタクトホール内に位置する部分以外の領域に重なる平面パターンを有している、半導体装置。
（項目２）
　前記イオン侵入阻止層は、リンドープシリケートガラス層を含む、項目１に記載の半導体装置。
（項目３）
　前記イオン侵入阻止層は、前記リンドープシリケートガラス層に加えて、該リンドープシリケートガラス層上に形成されたシリコン窒化膜を含む、項目２に記載の半導体装置。（項目４）
　前記絶縁膜は、
　前記半導体基板上に形成された熱酸化膜と、
　該熱酸化膜上にノンドープシリケートガラス層とを含み、
　前記イオン侵入阻止層は、該ノンドープシリケートガラス層上に形成されている、項目１から項目３のいずれか１つの項目に記載の半導体装置。
（項目５）
　前記半導体基板は第１導電型を有し、該半導体基板の表面部分に対向するように形成された一対の第２導電型半導体領域と、該一対の第２導電型半導体領域の一方の領域内に形成された第１導電型半導体領域とを含み、該半導体基板内には、該第１導電型半導体領域をカソード領域とし、該一対の第２導電型半導体領域の一方及び他方をそれぞれ、ゲート領域及びアノード領域とするサイリスタとしての素子構造が形成されている、項目１から項目４のいずれか１つの項目に記載の半導体装置。
（項目６）
　前記絶縁膜は、複数の絶縁層からなる多層構造を有し、該複数の絶縁層の各々が有する所定のエッチャントに対するエッチングレートは、前記半導体基板に近い絶縁層ほど小さくなっている、項目１から項目５のいずれか１つの項目に記載の半導体装置。
　以上のように、本発明によれば、１つの半導体装置の製造過程で固相拡散に用いた拡散源としての高濃度不純物層が、同一設備を用いて製造される他の半導体装置を汚染するのを回避することができる半導体装置の製造方法を実現することができる。
　また、本発明によれば、１つの半導体装置の製造で用いた固相拡散源により他の半導体装置が汚染されるのを防止するだけでなく、半導体装置の封止樹脂中の可動イオンの影響により半導体装置の特性が変動するのを抑えることができる半導体装置の製造方法を実現することができる。
図１は、本発明の実施形態１による半導体装置を説明する図であり、図１（ａ）は、この実施形態１の半導体装置であるサイリスタの等価回路を示し、図１（ｂ）は、このサイリスタの模式的な構造を示し、図１（ｃ）は、このサイリスタを構成する拡散領域のレイアウトを示し、図１（ｄ）は、図１（ｃ）のＤ１－Ｄ１’線部分の断面構造を模式的に示している。 図２は、本発明の実施形態１による半導体装置を説明する図であり、図１（ｃ）のＤ３－Ｄ３’線部分の断面構造を模式的に示している。 図３は、本発明の実施形態１による半導体装置の製造方法を工程順（図３（ａ）～図３（ｈ））に説明する図であり、図１（ｃ）のＤ２－Ｄ２’線部分の断面構造を示している。 図４は、本発明の実施形態１による半導体装置の製造方法での処理を工程順に示している。 図５は、本発明の実施形態１による半導体装置の製造方法を説明する図であり、処理炉内で半導体基板上に拡散源としての高濃度ＰＳＧ膜を堆積する処理を示している。 図６は、本発明の実施形態１による半導体装置の製造方法を説明する図であり、処理炉内で半導体基板上に堆積した高濃度ＰＳＧ膜からリンを半導体基板に固相拡散させる処理を示している。 図７は、本発明の実施形態１による半導体装置を説明する図であり、この半導体装置におけるコンタクトホールの断面構造を示している。 図８は、本発明の実施形態２による半導体装置を説明する図であり、図８（ａ）は、この実施形態２の半導体装置であるサイリスタの等価回路を示し、図８（ｂ）は、このサイリスタの模式的な構造を示し、図８（ｃ）は、このサイリスタを構成する拡散領域のレイアウトを示し、図８（ｄ）は、図８（ｃ）のＤ１１－Ｄ１１’線部分の断面構造を模式的に示している。 図９は、本発明の実施形態２による半導体装置を説明する図であり、図８（ｃ）のＤ３３－Ｄ３３’線部分の断面構造を模式的に示している。 図１０は、本発明の実施形態２による半導体装置の製造方法を工程順（図１０（ａ）～図１０（ｇ））に説明する図であり、図８（ｃ）のＤ２２－Ｄ２２’線部分の断面構造を示している。 図１１は、本発明の実施形態２による半導体装置の製造方法での処理を工程順（図１１（ａ）及び図１１（ｂ））に説明する図であり、図８（ｃ）のＤ２２－Ｄ２２’線部分の断面構造を示している。 図１２は、本発明の実施形態２による半導体装置の製造方法での処理を工程順に示している。 図１３は、本発明の実施形態２による半導体装置の改善された特性を説明する図である。 図１４は、従来のサイリスタを説明する図であり、図１４（ａ）はサイリスタの等価回路を示し、図１４（ｂ）はサイリスタの概念的な構造を示し、図１４（ｃ）はサイリスタを構成する拡散領域のレイアウトを示し、図１４（ｄ）は、図１４（ｃ）のＤａ－Ｄａ’線部分の断面構造を模式的に示している。 図１５は、従来のサイリスタを説明する図であり、図１４（ｃ）のＤｃ－Ｄｃ’線部分の断面構造を模式的に示している。 図１６は、従来のサイリスタの製造方法を工程順（図１６（ａ）～図１６（ｄ））に説明する図であり、図１４（ｃ）のＤｂ－Ｄｂ’線部分の断面構造を示している。 図１７は、従来のサイリスタの製造方法における問題点を説明する図である。 図１８は、一般的な半導体装置の製造ラインで用いられる処理中の半導体ウェハを保管する保管庫及びその利用方法を説明する図である。
　以下、本発明の実施形態について図面を参照しながら説明する。
　（実施形態１）
　図１は、本発明の実施形態１による半導体装置を説明する図であり、図１（ａ）は、この実施形態１の半導体装置としてのサイリスタの等価回路を示し、図１（ｂ）は、このサイリスタの模式的な構造を示し、図１（ｃ）は、このサイリスタを構成する拡散領域のレイアウトを示し、図１（ｄ）は、図１（ｃ）のＤ１－Ｄ１’線部分の断面構造を模式的に示している。
　この実施形態１による半導体装置であるサイリスタ１００は、図１４に示す従来のサイリスタ１０と同様に、図１（ａ）及び図１（ｂ）に示すように、ＰＮＰトランジスタＴｒ１とＮＰＮトランジスタＴｒ２とを組み合わせた構成を有している。
　具体的には、図１（ｃ）、図１（ｄ）、及び図２に示すように、この実施形態１のサイリスタ１００は、例えば、Ｎ型シリコン基板などのＮ型基板１０１を有し、このＮ型基板１０１上には対向するようＰ＋型半導体領域１０２及び１０２ａが形成されており、一方のＰ＋型半導体領域１０２内にはＮ＋型半導体領域１０３が形成されている。ここで、このＮ＋型半導体領域１０３はサイリスタのカソードＣであり、一方のＰ＋型半導体領域１０２はサイリスタのゲートＧであり、さらに、他方のＰ＋型半導体領域１０２ａはサイリスタのアノードＡであり、カソードＣ、アノードＡ、及びゲートＧとしての半導体領域、つまりＮ＋カソード領域１０３、Ｐ＋アノード領域１０２ａ、及びＰ＋ゲート領域１０２にはそれぞれコンタクトホールＣ１、Ｃ２、及びＣ３が形成されている。なお、図１（ｃ）では、Ｎ型基板１０１は、ウェハ状態の基板をダイシングして得られるチップ状態の基板を示している。
　また、図１（ｄ）及び図２に示すように、Ｎ型基板１０１の表面には熱酸化膜（ＳｉＯ２）１０４がＮＳＧ（ノンドープシリケートガラス）膜として形成され、この熱酸化膜１０４上には、ＮＳＧ（ノンドープシリケートガラス）膜１０６及びＰＳＧ（リンドープシリケートガラス）膜１０７がこの順にＣＶＤ法により積層されている。
　ここで、ＮＳＧ膜（熱酸化膜）１０４の膜厚は４００ｎｍ～５００ｎｍ程度、ＮＳＧ膜（ＣＶＤ膜）１０６の膜厚は５００ｎｍ～６００ｎｍ程度である。また、ＰＳＧ膜（ＣＶＤ膜）１０７の膜厚は１８００ｎｍ～２４００ｎｍ程度であり、そのリン濃度は３ｍｏｌ～８ｍｏｌ程度（例えば、６ｍｏｌ）である。これらの酸化膜１０４、１０６、１０７を含む絶縁膜は、図７に示すように、耐圧６００Ｖが得られるようにその全体の膜厚Ｔａが３μｍに設定されている。ここで、ＰＳＧ膜（ＣＶＤ膜）１０７は、封止樹脂中の可動イオン（Ｋ，Ｎａなど）の基板への侵入を阻止するイオン侵入阻止層であり、このＰＳＧ膜（ＣＶＤ膜）１０７の膜厚は、薄過ぎると、封止樹脂中の可動イオン（Ｋ，Ｎａなど）の基板への侵入を阻止する能力が弱くなり、厚すぎると、コンタクトホールの形成のためのエッチングの際に横方向のエッチング量が大きくなってしまうため、１８００ｎｍ～２４００ｎｍ程度に設定されている。
　また、熱酸化膜１０４は、固相拡散（ドライブ拡散）によるカソードの形成時に成長する酸化膜であり、最終的に４５０ｎｍ程度の膜厚が得られるように形成されるが、膜を付ける際の膜厚のバラツキが５０ｎｍ程度あり、４５０±５０ｎｍの膜厚となる。
　また、ＮＳＧ膜（ＣＶＤ）１０６は、最終的に５５０ｎｍ程度の膜厚が得られるように形成されるが、膜を付ける際の膜厚のバラツキが５０ｎｍ程度あり、５５０±５０ｎｍの膜厚となる。
　このＮＳＧ膜１０６は、前記６００Ｖの耐圧を確保するための酸化膜１０４、１０６、１０７の全膜厚（３μｍ）から熱酸化膜（４００ｎｍ～５００ｎｍ）１０４とＰＳＧ膜１０７の膜厚を差し引いた不足膜厚分を補うものである。
　さらに、Ｎ＋型半導体領域（Ｎ＋カソード領域）１０３上には、図１（ｄ）に示すように熱酸化膜１０４、ＮＳＧ膜１０６及びＰＳＧ膜１０７を貫通するようにコンタクトホールＣ１が形成されており、カソード電極１２０がコンタクトホールＣ１を介してＮ＋カソード領域１０３に接続されている。また、Ｐ＋型半導体領域（Ｐ＋アノード領域）１０２ａ上には、図２に示すように、熱酸化膜１０４、ＮＳＧ膜１０６及びＰＳＧ膜１０７を貫通するようにコンタクトホールＣ２が形成されており、このコンタクトホールＣ２を介してアノード電極１２０ａがＰ＋アノード領域１０２ａに接続されている。また、Ｐ＋ゲート領域１０２上にも、図１（ｃ）に示すように、熱酸化膜１０４、ＮＳＧ膜１０６及びＰＳＧ膜１０７を貫通するようにコンタクトホールＣ３が形成されており、このコンタクトホールＣ３を介してゲート電極（図示せず）がＰ＋ゲート領域１０２に接続されている。そしてこれらの電極は、ボンディングワイヤ（図示せず）などにより、これらの電極を封止樹脂の外部に引き出すリードに接続されている。
　つまり、このようなチップ状態の基板（チップ基板）１０１がリードフレームなどの支持体（図示せず）にダイボンドされ、チップ基板の電極がリードフレームの内部リード端にワイヤボンディングなどにより接続され、チップ基板がリードフレームと一体に封止樹脂により封止されて、半導体装置としてのサイリスタが完成する。完成されたサイリスタでは、ＰＳＧ膜１０７、カソード電極１２０、アノード電極１２０ａ、及びゲート電極（図示せず）は封止樹脂１１０により被覆されている。
　ここで、上記酸化膜１０４、１０６、及び１０７のエッチング液（例えばフッ酸）に対するエッチングレートについては、ＣＶＤ法で付けたＰＳＧ膜１０７のエッチングのレートが一番大きく、次にＣＶＤ法で付けたＮＳＧ膜１０６のエッチングのレートが大きく、熱酸化で付けた酸化膜１０４のエッチングのレートは一番小さい。このため、ＰＳＧ膜１０７上に形成したエッチングマスクを用いたウエットエッチングを行うと、コンタクトホールＣ１の断面形状は図７に示すように上側ほど広がった階段状になり、滑らかな形状となり、電極などを構成するメタル層のカバレッジは良好なものとなる。
　また、このＮＳＧ膜（ＣＶＤ膜）１０６は、ＰＳＧ膜（ＣＶＤ膜）１０７とＮＳＧ膜（熱酸化膜）１０４との間に入れることにより、上記のとおり、コンタクトホールをウエットエッチングにより形成したときの断面形状がより滑らかな階段状になり、メタル配線のカバレッジを良好にすることができる。
　次に、この実施形態１による半導体装置の製造方法について説明する。
　図３は、この実施形態１による半導体装置の製造方法を工程順（図３（ａ）～図３（ｈ））に説明する図であり、図１（ｃ）のＤ２－Ｄ２’線部分の断面構造を示している。また、図４は、この製造方法における処理工程を順に示している。
　まず、図３（ａ）に示すように、Ｎ型基板（ここではウェハ状態の基板）１０１上に、ゲートＧとなるＰ＋型半導体領域１０２及びアノードＡとなるＰ＋型半導体領域１０２ａを形成し（図１（ｃ）、（ｄ）参照）、続いて、全面にノンドープシリケート（ＮＳＧ）膜として熱酸化膜１０４ａを形成し、その後、熱酸化膜１０４ａを選択的にエッチングして、このＰ＋型半導体領域１０２のＮ＋カソード領域１０３ａを形成すべき領域上に熱酸化膜１０４ａの開口１０４ａ１を形成する。
　次に、図５に示すように、複数のＮ型基板（ここではウェハ状態の基板Ｗｈ）１０１を基板保持台Ｓｔに支持した状態で、処理炉（基板処理チャンバ）ＣＨ１内に導入し、ＰＯＣｌ３溶液Ｂｂ内に窒素（Ｎ２）ガスを導入してバブリングを行い、窒素ガスをキャリアガスとして原料ガス供給管Ｇｓｐを介してリン化合物を基板処理チャンバＣＨ１内に供給する。これにより、基板処理チャンバＣＨ１に配置されたＮ型基板１０１の表面に、図３（ｂ）に示すように、不純物拡散源としての高濃度ＰＳＧ膜（拡散源層）１０５が形成される（図４に示すリンデポジション工程Ｓ１）。このとき、Ｎ型基板１０１の熱酸化膜１０４ａの開口部１０４ａ１に対応する部分には浅いＮ＋カソード領域１０３ａが形成される。このときの温度は、例えば８００～１０００℃程度であり、処理時間は１０～３０分程度である。なお、Ｎ型基板の裏面に形成される高濃度ＰＳＧ膜は、ウェハダイシング前のウェハ裏面研磨の際に最終的に削除されるので、図示していない。
　続いて、図６に示すように、同一の基板処理チャンバＣＨ１内に上記複数のＮ型基板（ウェハ状態の基板Ｗｈ）１０１を保持した状態で、この基板処理チャンバＣＨ１に供給するガスを、窒素ガスと水蒸気（Ｈ２Ｏ）に切り換えてＮ型基板１０１に対する熱処理を施す。これにより、高濃度ＰＳＧ膜１０５から不純物のリンがＮ型基板１０１の浅いＮ＋カソード領域１０３ａに固相拡散し、これにより、図３（ｃ）に示すように、浅いＮ＋カソード領域１０３ａが深いＮ＋カソード領域１０３に変化する（図４の深いリン拡散工程Ｓ２）。このときの熱処理温度は１０００～１２００度程度であり、処理時間は３０分～６０分程度である。このとき、高濃度ＰＳＧ膜１０５の、深いＮ＋カソード領域１０３上に位置する部分は、不純物のリンが拡散により深いＮ＋領域（カソード）１０３に移動した結果、熱酸化膜１０４ａとしてのＮＳＧ（ノンドープシリケートガラス）膜と同化して１つのシリコン酸化膜（ＳｉＯ２膜）１０４となる。
　続いて、図３（ｄ）に示すように、高濃度ＰＳＧ膜１０５をフッ酸により除去する（図４の高濃度ＰＳＧ膜除去工程Ｓ３）。
　その後、図３（ｅ）に示すように、ノンドープシリケートガラス（ＮＳＧ）膜１０６をＣＶＤ法により形成し（図４のＮＳＧ膜形成工程Ｓ４）、さらにその上にリンの濃度３～８ｍｏｌ（例えば６ｍｏｌ）のＰＳＧ膜１０７を常圧ＣＶＤ法により堆積する（図４のＰＳＧ膜デポジション工程Ｓ５）。このＰＳＧ膜１０７の堆積処理は、処理温度３５０℃～４５０℃の範囲、処理時間３０分～６０分の範囲で行う。
　その後、フォトリソグラフィ処理によりコンタクトホールＣ１～Ｃ３を形成する。
　具体的には、ＰＳＧ膜１０７にレジスト膜のパターニングによりエッチングマスク１０８を形成し、このエッチングマスク１０８を用いて高濃度ＰＳＧ膜１０７、ＮＳＧ膜１０６、及びＳｉＯ２膜１０４を、フッ酸などを用いたウエットエッチングにより選択的にエッチングして、Ｎ＋カソード領域１０３上にコンタクトホールＣ１を、Ｐ＋アノード領域１０２ａ上にコンタクトホールＣ２を形成する（図３（ｆ）、図１（ｄ）、図２参照）。このとき、Ｐ＋ゲート領域１０２上にもコンタクトホールＣ３を形成する。
　さらに、上記コンタクトホールＣ１を介して深いＮ＋カソード領域１０３につながるカソード電極１２０を形成するとともに、コンタクトホールＣ２を介してＰ＋領域（アノード）１０２ａにつながるアノード電極（図示せず）を形成する（図３（ｇ））。このとき、上記コンタクトホールＣ３を介してＰ＋ゲート領域１０２につながるゲート電極（図示せず）も形成する。このように電極を形成した後、ダイボンド工程及びワイヤボンディング工程を経て、封止樹脂１１０により半導体基板１０１を封止する（図３（ｈ）、図１（ｄ）、図２参照）。
　次に本実施形態１の作用効果について説明する。
　このように本実施形態１では、固相拡散に用いた高濃度ＰＳＧ膜１０５を、高濃度ＰＳＧ膜１０５を拡散源とする固相拡散を熱処理により行った直後に除去しているので、半導体装置の製造ラインで、サイリスタの製造プロセスで固相拡散を行ったウェハ基板と、他の半導体素子の製造途中のウェハ基板とで同一の保管庫を共用した場合でも、サイリスタの製造で固相拡散に用いた高濃度ＰＳＧ膜１０５が、他の半導体素子の基板を汚染してしまうのを回避できる。
　また、この実施形態１では、半導体基板１０１を封止樹脂１１０で封止する前に、ＰＳＧ膜１０７を半導体基板の全面に形成しているので、封止樹脂中の可動イオン（Ｋ，Ｎａなど）がカソードなどの半導体領域に侵入するのをＰＳＧ膜（イオン侵入阻止層）１０７のゲッタリング効果により阻止することができ、封止樹脂中の可動イオンによるサイリスタのデバイス特性の変動を回避できる。つまり、リンがドープされたシリケートガラス膜であるＰＳＧ膜では、リンのドープによって、外部から侵入したイオンを捕らえる働きが高められており、侵入したイオンのゲッタリング層として機能する。
　特に、この実施形態１のサイリスタ１００の素子構造では、封止樹脂中のイオンがカソードなどの半導体領域に侵入するのを阻止するＰＳＧ膜１０７は、Ｎ＋カソード領域１０３の、コンタクトホールＣ１内に露出する部分以外の領域を覆うように形成されているので、電極１２０とＰＳＧ膜１０７との隙間から封止樹脂の可動イオン（Ｋ，Ｎａなど）がカソード領域１０３に侵入するのを阻止することができる。
　また、同様に、ＰＳＧ膜１０７は、Ｐ＋アノード領域１０２ａ及びＰ＋ゲート領域１０２の、コンタクトホールＣ２及びＣ３内に位置する部分以外の領域を覆うように形成されているので、アノード電極１２０ａやゲート電極（図示せず）とＰＳＧ膜１０７との隙間から封止樹脂の可動イオン（Ｋ，Ｎａなど）がアノード領域１０２ａ及びゲート領域１０２に侵入するのを阻止することができる。
　また、本実施形態１のサイリスタ１００では、半導体基板上に層間絶縁膜として、熱酸化膜１０４、その上のＮＳＧ膜１０６及びその上のＰＳＧ膜１０７の三層構造の層間絶縁膜を形成しているので、半導体基板１０１に形成した拡散領域、つまりＮ＋カソード領域１０３、Ｐ＋アノード領域１０２ａ、及びＰ＋ゲート領域１０２ａと、この層間絶縁膜上に形成したカソード電極１２０、アノード電極１２０ａ、及びゲート電極（図示せず）とを接続するためのコンタクトホールの断面形状は段階的に上側が広がった形状となり（図７参照）、電極を構成するメタル層のカバレッジが良好となり、電極につながる配線の断線や接続不良などの発生を抑えることができる。
　（実施形態２）
　次に、本発明の実施形態２による半導体装置を説明する。
　図８は、本発明の実施形態２による半導体装置を説明する図であり、図８（ａ）は、この実施形態２の半導体装置としてのサイリスタの等価回路を示し、図８（ｂ）は、このサイリスタの模式的な構造を示し、図８（ｃ）は、このサイリスタを構成する拡散領域のレイアウトを示し、図８（ｄ）は、図８（ｃ）のＤ１１－Ｄ１１’線部分の断面構造を模式的に示している。
　この実施形態２の半導体装置（サイリスタ）２００は、実施形態１の半導体装置（サイリスタ）１００における、封止樹脂１１０中の可動イオン（Ｋ，Ｎａなど）の基板への侵入を阻止するＰＳＧ膜（ＣＶＤ膜）１０７からなるイオン注入阻止層に代えて、ＮＳＧ膜（ＣＶＤ膜）１０６上に形成したＰＳＧ膜（常圧ＣＶＤ膜）１１７ａと、該ＰＳＧ膜（ＣＶＤ膜）１１７ａ上に形成したＳｉＮ膜（減圧ＣＶＤ膜）１１７ｂとからなるイオン注入阻止層を備えたものであり、その他の構成は、実施形態１におけるサイリスタ１００と同一である。
　詳述すると、この実施形態２によるサイリスタ２００は、図１に示す実施形態１のサイリスタ１００と同様に、図８（ａ）及び図８（ｂ）に示すように、ＰＮＰトランジスタＴｒ１とＮＰＮトランジスタＴｒ２とを組み合わせた構成を有している。
　また、サイリスタ２００を構成するアノードＡ、カソードＣ、及びゲートＧを形成する半導体領域は、実施形態１のサイリスタ１００におけるものと同一であり、カソードＣを形成する領域（Ｎ＋カソード領域）１０３、アノードを形成するＮ＋アノード領域１０２ａ、及びゲートＧを構成するＰ＋ゲート領域１０２上には、それぞれコンタクトホールＣ１、Ｃ２、及びＣ３が形成されている。なお、図８（ｃ）では、Ｎ型基板１０１は、ウェハ状態の基板をダイシングして得られるチップ状態の基板（チップ基板）を示している。
　このチップ状態の基板がリードフレームなどの支持体にダイボンドされ、チップ基板の電極がリードフレームの内部リード端にワイヤボンディングなどにより接続され、チップ基板がリードフレームとともに封止樹脂により封止されて、半導体装置としてのサイリスタが完成する。
　この実施形態２のサイリスタ２００では、実施形態１のサイリスタ１００とは、断面構造が異なっている。
　図８（ｄ）は、図８（ｃ）のＤ１１－Ｄ１１’線部分の断面構造を模式的に示し、図９は、図８（ｃ）のＤ３３－Ｄ３３’線部分の断面構造を模式的に示している。
　具体的には、この実施形態２では、Ｎ型基板（Ｎ型シリコン基板）１０１の表面上には、実施形態１と同様に、熱酸化膜（ＳｉＯ２）１０４がＮＳＧ（ノンドープシリケートガラス）膜として形成され、この熱酸化膜１０４上には、ＮＳＧ（ノンドープシリケートガラス）膜１０６及びＰＳＧ（リンドープシリケートガラス）膜１１７ａがこの順にＣＶＤ法により積層されており、これらの熱酸化膜（ＳｉＯ２）１０４、ＮＳＧ膜１０６及びＰＳＧ膜１１７ａが、複数の絶縁層からなる多層構造の絶縁膜を構成している。ここで、ＰＳＧ膜１１７ａは、実施形態１のサイリスタ１００におけるＰＳＧ膜１０７と同一のものである。
　そして、この実施形態２のサイリスタ２００においても、Ｎ＋型半導体領域（Ｎ＋カソード領域）１０３上には、図８（ｄ）に示すように熱酸化膜１０４、ＮＳＧ膜１０６及びＰＳＧ膜１１７ａを貫通するようにコンタクトホールＣ１が形成されており、カソード電極１２０がコンタクトホールＣ１を介してＮ＋カソード領域１０３に接続されている。
　また、Ｐ＋型半導体領域（Ｐ＋アノード領域）１０２ａ上には、図９に示すように、熱酸化膜１０４、ＮＳＧ膜１０６及びＰＳＧ膜１１７ａを貫通するようにコンタクトホールＣ２が形成されており、このコンタクトホールＣ２を介してアノード電極１２０ａがアノード領域１０２ａに接続されている。また、ゲート領域１０２上にも、図８（ｃ）に示すように、熱酸化膜１０４、ＮＳＧ膜１０６及びＰＳＧ膜１１７ａを貫通するようにコンタクトホールＣ３が形成されており、このコンタクトホールＣ３を介してゲート電極（図示せず）がゲート領域１０２に接続されている。
　そして、この実施形態２のサイリスタ２００では、ＰＳＧ膜１１７ａの表面を覆うように、表面パッシベーション膜としてＳｉＮ膜（減圧ＣＶＤ膜）１１７ｂが形成されており、このＳｉＮ膜（減圧ＣＶＤ膜）１１７ｂのカソード電極１２０及びアノード電極１２０ａに対応する部分には、ワイヤーボンディングなどによりリードフレームの内部リードと接続するための開口部１１７ｂ１及び１１７ｂ２が形成されている（図８（ｄ）、図９参照）。このＳｉＮ膜（減圧ＣＶＤ膜）１１７ｂのゲート電極（図示せず）に対応する部分にも、ワイヤーボンディングなどによりリードフレームの内部リードと接続するための開口部（図示せず）が形成されている。これらの電極は、ボンディングワイヤ（図示せず）などにより、これらの電極を封止樹脂の外部に引き出すリードに接続されている。
　つまり、このようなチップ状態の基板（チップ基板）１０１がリードフレームなどの支持体（図示せず）にダイボンドされ、チップ基板の電極がリードフレームの内部リード端にワイヤボンディングなどにより接続され、チップ基板がリードフレームと一体に封止樹脂により封止されて、半導体装置としてのサイリスタが完成する。完成されたサイリスタでは、パッシベーション膜１１７ｂ、カソード電極１２０、アノード電極１２０ａ、及びゲート電極（図示せず）は封止樹脂１１０によりボンディングワイヤとともに被覆されている。
　ここで、パッシベーション膜１１７ｂとしてのＳｉＮ膜（減圧ＣＶＤ膜）１１７ｂは、１０００ｎｍの膜厚を有している。但し、ＳｉＮ膜１１７ｂの膜厚は１０００ｎｍに限定されるものではなく、少なくとも６００ｎｍ以上であればよく、この膜厚の上限は、半導体装置として要求される仕様によって決まる。このＳｉＮ膜１１７ｂは、窒化膜が酸化膜に比べて緻密であること、さらに、水素シンター処理などが施されていることから、封止樹脂中の可動イオン（Ｋ，Ｎａなど）の基板への侵入を阻止する働きがあり、イオン侵入阻止層１１７を、ＰＳＧ膜（常圧ＣＶＤ膜）１１７ａとその上に形成したＳｉＮ膜（減圧ＣＶＤ膜）１１７ｂとの２層構造とすることで、封止樹脂中の可動イオン（Ｋ，Ｎａなど）の基板の、Ｎ＋カソード領域などの拡散領域への侵入を阻止する効果を高めることができる。
　次に、この実施形態２による半導体装置の製造方法について説明する。
　図１０及び図１１は、この実施形態２による半導体装置の製造方法を工程順（図１０（ａ）～図１０（ｇ）及び図１１（ａ）及び図１１（ｂ））に説明する図であり、図８（ｃ）のＤ２２－Ｄ２２’線部分の断面構造を示している。また、図１２は、この製造方法における処理工程を順に示している。
　Ｎ型基板（ここではウェハ状態の基板）１０１上に、サイリスタ２００の素子構造として、ゲートＧとなるＰ＋型半導体領域１０２、アノードＡとなるＰ＋型半導体領域１０２ａ、カソードとなるＮ＋半導体領域１０３を形成する処理（図１０（ａ）～図１０（ｃ））は、実施形態１における図３（ａ）～図３（ｃ）に示す処理と同様に行われる。
　ここで、深いＮ＋カソード領域１０３の形成は、基板処理チャンバＣＨ１に配置されたＮ型基板１０１の表面に、図１０（ｂ）に示すように、不純物拡散源としての高濃度ＰＳＧ膜（拡散源層）１０５を形成し（図１２に示すリンデポジション工程Ｓ１）、その後、熱処理を施すことにより、高濃度ＰＳＧ膜１０５から不純物のリンをＮ型基板１０１の浅いＮ＋カソード領域１０３ａに固相拡散する（図１２の深いリン拡散工程Ｓ２）ことにより行う。
　その後、図１０（ｄ）に示すように、高濃度ＰＳＧ膜１０５をフッ酸により除去し（図１２の高濃度ＰＳＧ膜除去工程Ｓ３）、その後、図１０（ｅ）に示すように、ノンドープシリケートガラス（ＮＳＧ）膜１０６をＣＶＤ法により形成し（図１２のＮＳＧ膜形成工程Ｓ４）、さらにその上にリンの濃度３～８ｍｏｌ（例えば６ｍｏｌ）のＰＳＧ膜１１７ａを常圧ＣＶＤ法により堆積する（図１２のＰＳＧ膜デポジション工程Ｓ５）。
　このように、Ｎ型基板１０１上に、ＳｉＯ膜（熱酸化膜）１０４、ＮＳＧ膜（ＣＶＤ膜）１０６、及びＰＳＧ膜（常圧ＣＶＤ膜）１１７ａを形成して多層構造の絶縁膜を形成する処理も、実施形態１の図３（ｄ）及び図３（ｅ）に示す処理と同様に行われる。つまり、ＰＳＧ膜（常圧ＣＶＤ膜）１１７ａは、実施形態１のサイリスタにおけるＰＳＧ膜（常圧ＣＶＤ膜）１０７と同一の処理条件で形成される。
　さらに、フォトリソグラフィ処理により、Ｎ＋カソード領域１０３上にコンタクトホールＣ１を形成し、Ｐ＋アノード領域１０２ａ上にコンタクトホールＣ２を形成し、さらに、Ｐ＋ゲート領域１０２上にもコンタクトホールＣ３を形成し、その後、カソード電極１２０、アノード電極１２０ａ、及びゲート電極（図示せず）を形成する処理（図１０（ｆ）及び図１０（ｇ））も、実施形態１における図３（ｆ）及び図３（ｇ）に示す処理と同様に行われる。
　そして、本実施形態２のサイリスタの製造方法では、上記のように電極を形成した後、減圧ＣＶＤ法により、ＳｉＮ膜１１７ｂをＮ型基板１０１の表面側全面に例えば１０００ｎｍの厚さに形成する（図１２の表面保護膜形成工程Ｓ６）。このときの減圧ＣＶＤ処理は、枚様式の処理装置で半導体ウエハの一枚毎に行われ、処理温度は３００℃～４００℃の範囲（例えば、３５０℃～３６０℃）であり、処理時間は１分～２分（例えば、１分半程度）である。その後、ＳｉＮ膜１１７ｂをフォトリソグラフィ技術によりパターニングして、カソード電極１２０、アノード電極１２０ａ上にＳｉＮ膜１１７ｂの開口部１１７ｂ１、１１７ｂ２を形成する（図１１（ａ））。このとき、ゲート電極（図示せず）上にもＳｉＮ膜１１７ｂの開口部（図示せず）を形成する。
　その後、ダイボンド工程及びワイヤボンディング工程を経て、封止樹脂１１０によりチップ基板をＳｉＮ膜１１７ｂ及び各電極、並びにボンディングワイヤが封止されるように封止樹脂を形成する（図１１（ｂ）、図８（ｄ）、図９参照）。
　このような構成の本実施形態２では、実施形態１と同様に以下の３つの効果が得られる。
　第１に、この実施形態２では、サイリスタの製造で固相拡散に用いた高濃度ＰＳＧ膜１０５を、高濃度ＰＳＧ膜１０５を拡散源とする固相拡散を熱処理により行った直後に除去しているので、サイリスタの製造で用いた拡散源である高濃度ＰＳＧ膜１０５が、他の半導体素子の基板を汚染してしまうのを回避できるという効果が得られる。
　第２に、Ｎ型基板上に形成した絶縁膜を、封止樹脂中の可動イオンをゲッタリングするＰＳＧ膜１１７ａを含む構造としているので、封止樹脂中の可動イオンによりサイリスタのデバイス特性が劣化するのを回避できる効果が得られる。
　第３に、Ｎ型基板上に形成した絶縁膜を、３層の絶縁層１０４ａ、１０６、及び１１７ａを含み、Ｎ型基板に近い絶縁層ほどフッ酸に対するエッチングレートの小さい構造としたので、コンタクトホールの断面形状は段階的に上側が広がった形状として、電極を構成するメタル層のカバレッジを改善できる効果が得られる。
　そして、本実施形態２では、上記第１から第３の効果に加えて、Ｎ型基板１１上に形成した絶縁膜を、封止樹脂中の可動イオンをゲッタリングするＰＳＧ膜１１７ａとともに、該ＰＳＧ膜１１７ａ上に形成したＳｉＮ膜１１７ｂとを含む構造としたので、封止樹脂１１０からＮ＋カソード領域１０３などの拡散領域に可動イオンが侵入するのを阻止する効果をより一層高めることができ、サイリスタを構成するＰＮＰトランジスタの電流増幅率ｈＦＥ（ＰＮＰＴｒ）を、実施形態１のサイリスタにおけるものの約６倍程度に高めることができる。
　図１３は、この電流増幅率ｈＦＥの測定値を、実施形態１のサイリスタと実施形態２のサイリスタとで比較して示している。
　つまり、実施形態１のサイリスタにおける○Ａ１で示す電流増幅率ｈＦＥ（ＳｉＮ保護膜無し）を１とすると、実施形態２のサイリスタにおける●Ａ２で示す電流増幅率ｈＦＥ（ＳｉＮ保護膜有り）は６程度となり、この実施形態２のサイリスタでは、実施形態１のサイリスタに比べて電流増幅率ｈＦＥが６倍程度向上している。
　なお、上記各実施形態では、半導体装置としてサイリスタを挙げているが、本発明の対象となる半導体装置は、サイリスタに限定されるものではなく、本発明は、トライアック、フォトトライアック、バイポーラ型の半導体素子などにも適用でき、バイポーラ型の半導体素子では、サイリスタのカソードはエミッタに相当する。
　以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
　本発明は、半導体装置の製造方法の分野において、１つの半導体装置の製造過程で固相拡散に用いた拡散源としての高濃度不純物層が、同一設備を用いて製造される他の半導体装置を汚染するのを回避することができ、しかも、封止樹脂中の可動イオンによる半導体装置の特性変動を抑えることができる半導体装置の製造方法を実現することができる。
　１００、２００　サイリスタ（半導体装置）
　１０１　Ｎ型基板
　１０２　Ｐ＋型半導体領域（Ｐ＋ゲート領域）
　１０２ａ　Ｐ＋型半導体領域（Ｐ＋アノード領域）
　１０３　Ｎ＋型半導体領域（Ｎ＋カソード領域）
　１０４　ＮＳＧ膜（熱酸化膜）
　１０４ａ　熱酸化膜
　１０４ａ１　酸化膜開口
　１０５　高濃度ＰＳＧ膜（拡散源）
　１０６　ＮＳＧ膜（ＣＶＤ膜）
　１０７、１１７ａ　ＰＳＧ膜（ＣＶＤ膜）
　１０８　フォトレジスト膜
　１１０　封止樹脂
　１１７ｂ　ＳｉＮ膜
　１２０　カソード電極
　１２０ａ　アノード電極
　Ａ　アノード
　Ｂｂ　ＰＯＣｌ３溶液
　Ｃ　カソード
　Ｃ１，Ｃ２，Ｃ３　コンタクトホール
　ＣＨ１　基板処理チャンバ
　Ｇ　ゲート
　Ｇｓｐ　原料ガス供給管
　Ｉｃ　制御電流
　Ｉｍ　主電流
　Ｓｔ　基板保持台
　Ｔｒ１　ＰＮＰトランジスタ
　Ｔｒ２　ＮＰＮトランジスタ
　Ｗｈ　基板（ウェハ状態）

Claims (5)

  1. 　半導体装置を構成する拡散領域を固相拡散により形成する固相拡散工程を含む半導体装置の製造方法であって、
    　該固相拡散工程は、
    　半導体基板上に不純物の拡散源となる拡散源層を該拡散源層が該半導体基板の所定の領域に選択的に接触するように形成する工程と、
    　熱処理により該拡散源層から不純物を該半導体基板に拡散させて該拡散領域を形成する工程と、
    　該熱処理を行った後他の処理を行う前に該拡散源層を除去する工程と
    　を含む、半導体装置の製造方法。
  2. 　前記他の処理を行った後、前記半導体基板を封止樹脂により封止する前に、該封止樹脂中のイオンが該半導体基板に侵入するのを阻止するイオン侵入阻止層を該半導体基板の全面に形成する工程を含む、請求項１に記載の半導体装置の製造方法。
  3. 　前記固相拡散工程は、
    　前記半導体基板上に開口を有する絶縁膜を形成する工程を含み、
    　前記拡散源層の形成工程は、該絶縁膜上に該拡散源層を、該拡散源層が該絶縁膜の開口を介して該半導体基板に接するように堆積する工程である、請求項１または請求項２に記載の半導体装置の製造方法。
  4. 　前記絶縁膜の形成工程は、
    　前記半導体基板上に前記絶縁膜として熱酸化膜を形成する工程と、
    　該熱酸化膜を選択的にエッチングして、該半導体基板の不純物を拡散すべき領域に対応する部分に該熱酸化膜の開口を形成するエッチング工程と
    　を含む、請求項３に記載の半導体装置の製造方法。
  5. 　前記固相拡散工程では、前記拡散源層として、リンをドープした高濃度シリコン酸化膜を用い、
    　該固相拡散工程後の酸化膜形成工程では、該拡散源層としての高濃度シリコン酸化膜を除去した状態で、前記半導体基板の全面にノンドープのシリコン酸化膜を形成し、続いて、該ノンドープのシリコン酸化膜上にリンをドープした高濃度のシリコン酸化膜を前記イオン注入阻止層として形成する、請求項２に記載の半導体装置の製造方法。
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