JP2015135982A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2015135982A JP2015135982A JP2015048122A JP2015048122A JP2015135982A JP 2015135982 A JP2015135982 A JP 2015135982A JP 2015048122 A JP2015048122 A JP 2015048122A JP 2015048122 A JP2015048122 A JP 2015048122A JP 2015135982 A JP2015135982 A JP 2015135982A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- semiconductor substrate
- semiconductor device
- low oxygen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
【解決手段】ゲート電極120の上端は、半導体基板100の表面よりも下に位置している。絶縁層340は、ゲート電極120上及びその周囲に位置する半導体基板100上に形成されている。絶縁層340は、第1絶縁膜342及び低酸素透過性絶縁膜344を有している。第1絶縁膜342は、例えばNSG膜であり、低酸素透過性絶縁膜344は、例えばSiN膜である。さらに、低酸素透過性絶縁膜344上には、第2絶縁膜346が形成されている。第2絶縁膜346は、例えばBPSG膜である。絶縁層340を形成した後、酸化雰囲気で処理することにより、縦型MOSトランジスタ20のTDDB耐性が向上する。また、絶縁層340が低酸素透過性絶縁膜344を有することにより、縦型MOSトランジスタ20の閾値電圧がばらつくことを抑制できる。
【選択図】図1
Description
前記半導体基板に形成され、前記半導体基板の裏面側に位置するドレイン層と、
前記半導体基板の表面に形成された凹部の内壁に形成されたゲート絶縁膜と、
前記凹部に埋め込まれ、上端が前記半導体基板の表面よりも低いゲート電極と、
前記半導体基板の表面側に形成されたソース層と、
前記ゲート電極上に形成され、上面が前記半導体基板の表面よりも高い第1絶縁膜と、
前記第1絶縁膜上に形成され、前記第1絶縁膜よりも酸素透過性が低い低酸素透過性絶縁膜と、
を備える半導体装置が提供される。
前記凹部の内壁にゲート絶縁膜を形成する工程と、
前記凹部にゲート電極を、上端が前記半導体基板の表面よりも低くなるように埋め込む工程と、
前記半導体基板の表面側にソース層を形成する工程と、
前記ゲート電極上に、上面が前記半導体基板の表面よりも高い第1絶縁膜を形成する工程と、
前記第1絶縁膜上に、前記第1絶縁膜よりも酸素透過性が低い低酸素透過性絶縁膜を形成する工程と、
前記低酸素透過性絶縁膜上及び前記半導体基板上から酸化性雰囲気で処理する工程と、
を備える半導体装置の製造方法が提供される。
前記半導体装置は、
半導体基板と、
前記半導体基板に形成され、前記半導体基板の裏面側に位置するドレイン層と、
前記半導体基板に形成された凹部の内壁に形成されたゲート絶縁膜と、
前記凹部に埋め込まれ、上端が前記半導体基板の表面よりも低いゲート電極と、
前記半導体基板の表面側に形成されたソース層と、
前記ゲート電極上に形成され、上面が前記半導体基板の表面よりも高い第1絶縁膜と、
前記第1絶縁膜上に形成され、前記第1絶縁膜よりも酸素透過性が低い低酸素透過性絶縁膜と、
前記低酸素透過性絶縁膜上及び前記半導体基板上に形成された層間絶縁膜と、
を備える電子装置が提供される。
図1は、第1の実施形態に係る半導体装置10の構成を示す断面図である。半導体装置10は、縦型MOSトランジスタ20を有している。縦型MOSトランジスタ20は、半導体基板100を用いて形成されており、p型ドレイン層130、n型ベース層150、ゲート絶縁膜110、ゲート電極120、p型ソース層140、及び絶縁層340を有している。
図11は、第2の実施形態に係る半導体装置10の構成を示す断面図である。本実施形態に係る半導体装置10は、縦型MOSトランジスタ20がn型埋込層152を有している点を除いて、第1の実施形態に係る半導体装置10と同様の構成である。
図12は、第3の実施形態に係る半導体装置10の構成を示す断面図である。本実施形態に係る半導体装置10は、縦型MOSトランジスタ20の代わりに IGBT(Insulated Gate Bipolar Transistor)22を有している点を除いて、第1または第2の実施形態と同様である。IGBT22は、縦型MOSトランジスタ20におい て、p型ドレイン層130とドレイン電極202の間に、n型コレクタ層134を追加した構成を有している。
図13は、第4の実施形態に係る半導体装置10を有する電子装置の回路構成を示す図である。この電子装置は、例えば図14に示す車両に用いられており、電子装置2、電源4、及び負荷6を有している。電源4は例えば車両に搭載されているバッテリーである。負荷6は、例えば車両に搭載されている電子部品、例えば図14に示すヘッドランプ400である。そして電子装置2は、電源4から負荷6に供給する電力を制御している。
図16は、第5の実施形態に係る半導体装置10の構成を示す断面図である。本実施形態において、半導体基板100は、縦型MOSトランジスタ20が形成されているパワー制御領域と、制御回路30が形成されているロジック領域とを有している点を除いて、第1の実施形態に係る半導体装置10と同様の構成である。制御回路30は、図15に示した半導体装置14と同様の回路を有している。
4 電源
6 負荷
10 半導体装置
12 半導体装置
14 半導体装置
20 縦型MOSトランジスタ
21 センス用縦型トランジスタ
22 IGBT
30 制御回路
31 MOSトランジスタ
32 ウェル
34 ゲート絶縁膜
36 ゲート電極
38 不純物領域
50 レジストパターン
100 半導体基板
102 サブ基板
104 エピタキシャル層
108 凹部
110 ゲート絶縁膜
120 ゲート電極
121 端部
122 ゲート配線
130 p型ドレイン層
132 p−層
134 n型コレクタ層
140 p型ソース層
150 n型ベース層
151 n型層
152 n型埋込層
202 ドレイン電極
204 ソース配線
300 層間絶縁膜
304 コンタクト
314 配線
340 絶縁層
342 第1絶縁膜
344 低酸素透過性絶縁膜
346 第2絶縁膜
400 ヘッドランプ
410 封止樹脂
422 ボンディングワイヤ
424 ボンディングワイヤ
426 ボンディングワイヤ
440 配線基板
460 ハンダボール
Claims (12)
- 半導体基板と、
前記半導体基板に形成され、前記半導体基板の裏面側に位置するドレイン層と、
前記半導体基板の表面に形成された凹部の内壁に形成されたゲート絶縁膜と、
前記凹部に埋め込まれ、上端が前記半導体基板の表面よりも低いゲート電極と、
前記半導体基板の表面側に形成されたソース層と、
前記ゲート電極上に形成され、上面が前記半導体基板の表面よりも高い第1絶縁膜と、
前記第1絶縁膜上に形成され、前記第1絶縁膜よりも酸素透過性が低い低酸素透過性絶縁膜と、
を備え、
前記第1絶縁膜は、前記ゲート電極上及びその周囲に位置する前記半導体基板上にも形成されており、
前記ゲート電極上に位置する前記第1絶縁膜の表面と、前記半導体基板上に位置する前記第1絶縁膜の表面との高低差は、100nm以下である半導体装置。 - 請求項1に記載の半導体装置において、
前記低酸素透過性絶縁膜はSiN膜、SiC膜、及びSiCN膜の少なくとも一つである半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記低酸素透過性絶縁膜は、SiN膜であり、その膜厚は、6nm以上7nm以下である半導体装置。 - 請求項1〜3のいずれか一項に記載の半導体装置において、
前記第1絶縁膜はNSG(Non doped Silicate Glass)膜、及びSOG(Spin on Glass)膜の少なくとも一つである半導体装置。 - 請求項1〜4のいずれか一項に記載の半導体装置において、
前記低酸素透過性絶縁膜上に形成され、前記低酸素透過性絶縁膜よりも酸素透過性が高い第2絶縁膜を備える半導体装置。 - 請求項5に記載の半導体装置において、
前記第2絶縁膜は、NSG膜、BPSG膜、及びSOG膜の少なくとも一つである半導体装置。 - 裏面側にドレイン層を有する半導体基板の表面に、凹部を形成する工程と、
前記凹部の内壁にゲート絶縁膜を形成する工程と、
前記凹部にゲート電極を、上端が前記半導体基板の表面よりも低くなるように埋め込む工程と、
前記半導体基板の表面側にソース層を形成する工程と、
前記ゲート電極上に、上面が前記半導体基板の表面よりも高い第1絶縁膜を形成する工程と、
前記第1絶縁膜上に、前記第1絶縁膜よりも酸素透過性が低い低酸素透過性絶縁膜を形成する工程と、
前記低酸素透過性絶縁膜上及び前記半導体基板上から酸化性雰囲気で処理する工程と、
を備える半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、
前記低酸素透過性絶縁膜はSiN膜、SiC膜、及びSiCN膜の少なくとも一つである半導体装置の製造方法。 - 請求項7又は8に記載の半導体装置の製造方法において、
前記第1絶縁膜はNSG(Non doped Silicate Glass)膜、及びSOG(Spin on Glass)膜の少なくとも一つである半導体装置の製造方法。 - 請求項7〜9のいずれか一項に記載の半導体装置の製造方法において、
前記低酸素透過性絶縁膜を形成する工程の後に、前記低酸素透過性絶縁膜上に、前記低酸素透過性絶縁膜よりも酸素透過性が高い第2絶縁膜を形成する工程を備える半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記第2絶縁膜はNSG(Non doped Silicate Glass)膜、BPSG(Boron Phosphorus Silicate Glass)膜、及びSOG(Spin on Glass)膜の少なくとも一つである半導体装置の製造方法。 - 電源から供給される電力によって駆動する負荷への電源供給を制御する半導体装置を備えた電子装置であって
前記半導体装置は、
半導体基板と、
前記半導体基板に形成され、前記半導体基板の裏面側に位置するドレイン層と、
前記半導体基板に形成された凹部の内壁に形成されたゲート絶縁膜と、
前記凹部に埋め込まれ、上端が前記半導体基板の表面よりも低いゲート電極と、
前記半導体基板の表面側に形成されたソース層と、
前記ゲート電極上に形成され、上面が前記半導体基板の表面よりも高い第1絶縁膜と、
前記第1絶縁膜上に形成され、前記第1絶縁膜よりも酸素透過性が低い低酸素透過性絶縁膜と、
前記低酸素透過性絶縁膜上及び前記半導体基板上に形成された層間絶縁膜と、
を備え、
前記第1絶縁膜は、前記ゲート電極上及びその周囲に位置する前記半導体基板上にも形成されており、
前記ゲート電極上に位置する前記第1絶縁膜の表面と、前記半導体基板上に位置する前記第1絶縁膜の表面との高低差は、100nm以下である電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015048122A JP6080883B2 (ja) | 2015-03-11 | 2015-03-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015048122A JP6080883B2 (ja) | 2015-03-11 | 2015-03-11 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011143100A Division JP5774921B2 (ja) | 2011-06-28 | 2011-06-28 | 半導体装置、半導体装置の製造方法、及び電子装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015135982A true JP2015135982A (ja) | 2015-07-27 |
JP6080883B2 JP6080883B2 (ja) | 2017-02-15 |
Family
ID=53767596
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015048122A Active JP6080883B2 (ja) | 2015-03-11 | 2015-03-11 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6080883B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019161167A (ja) * | 2018-03-16 | 2019-09-19 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62165365A (ja) * | 1986-01-17 | 1987-07-21 | Nec Corp | 半導体装置 |
JPH11121713A (ja) * | 1997-10-14 | 1999-04-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2003338627A (ja) * | 2003-05-09 | 2003-11-28 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2006173289A (ja) * | 2004-12-15 | 2006-06-29 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
JP2008147339A (ja) * | 2006-12-08 | 2008-06-26 | Nec Electronics Corp | 半導体装置及びその製造方法 |
JP2010245334A (ja) * | 2009-04-07 | 2010-10-28 | Renesas Electronics Corp | 半導体装置の製造方法 |
-
2015
- 2015-03-11 JP JP2015048122A patent/JP6080883B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62165365A (ja) * | 1986-01-17 | 1987-07-21 | Nec Corp | 半導体装置 |
JPH11121713A (ja) * | 1997-10-14 | 1999-04-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2003338627A (ja) * | 2003-05-09 | 2003-11-28 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2006173289A (ja) * | 2004-12-15 | 2006-06-29 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
JP2008147339A (ja) * | 2006-12-08 | 2008-06-26 | Nec Electronics Corp | 半導体装置及びその製造方法 |
JP2010245334A (ja) * | 2009-04-07 | 2010-10-28 | Renesas Electronics Corp | 半導体装置の製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019161167A (ja) * | 2018-03-16 | 2019-09-19 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
US11302805B2 (en) | 2018-03-16 | 2022-04-12 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method to manufacture semiconductor device |
JP7119449B2 (ja) | 2018-03-16 | 2022-08-17 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
JP7487756B2 (ja) | 2018-03-16 | 2024-05-21 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP6080883B2 (ja) | 2017-02-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5774921B2 (ja) | 半導体装置、半導体装置の製造方法、及び電子装置 | |
JP5959162B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP6478316B2 (ja) | トレンチゲート構造を備えた半導体装置およびその製造方法 | |
US9299829B2 (en) | Vertical transistor component | |
JP5844656B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP6006918B2 (ja) | 半導体装置、半導体装置の製造方法、及び電子装置 | |
WO2015174197A1 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5432750B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP6238234B2 (ja) | 半導体装置 | |
JP2014078689A (ja) | 電力用半導体装置、および、電力用半導体装置の製造方法 | |
JP2012238741A (ja) | 半導体装置及びその製造方法 | |
JP6080883B2 (ja) | 半導体装置の製造方法 | |
JP2013175596A (ja) | 半導体装置およびその製造方法 | |
JP5994238B2 (ja) | 半導体装置の製造方法 | |
JP2009277851A (ja) | 半導体装置、半導体装置の製造方法及びパワーアンプ素子 | |
JP2007324361A (ja) | 半導体装置及びその製造方法 | |
JP2008153495A (ja) | 半導体装置及びその製造方法 | |
JP5185061B2 (ja) | Mis電界効果トランジスタ及び半導体基板の製造方法 | |
JP2007221078A (ja) | 半導体装置 | |
JP2010272672A (ja) | 誘電体分離型半導体集積装置、及び半導体集積装置の製造方法 | |
KR100368608B1 (ko) | 반도체소자 및 그 제조방법 | |
JP6110900B2 (ja) | 半導体装置の製造方法 | |
JP2023083120A (ja) | 半導体装置およびその製造方法 | |
JP2008034449A (ja) | 半導体装置及びその製造方法 | |
JP2009010008A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160531 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160531 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160705 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161227 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170117 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6080883 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |