JP2006173289A - 半導体装置の製造方法 - Google Patents
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Abstract
【構成】トレンチゲート型MOS半導体構造を含む素子活性部とこの素子活性部を取り巻く耐圧構造部を少なくとも備える半導体装置の製造方法において、シリコン基板上にポリシリコン膜を堆積した後、トレンチ内のポリシリコン膜が前記基板面より下になるまでエッチングする工程と、前記トレンチ間のシリコン基板面にソース領域を形成する工程と、層間絶縁膜として、シリコン絶縁膜、シリコン窒化膜、シリコン酸化膜系絶縁膜をこの順に積層する工程、化学的機械的研磨によりシリコン窒化膜が露出するまで研磨し、その後トレンチ開口上部の前記シリコン酸化膜系絶縁膜をマスクにしてシリコン窒化膜をエッチングする工程を含む半導体装置の製造方法とする。
【選択図】 図1
Description
さらに、半導体基板の主面に沿って平面的に形成される従来のMOSゲート構造を、いわゆるトレンチゲート構造という半導体基板の主面に垂直方向に形成されるトレンチ内にゲート絶縁膜を介して埋め込まれるポリシリコン膜(ゲート電極)と、このゲート電極に対向するようにトレンチ側壁側に、半導体基板の主面に垂直なチャネルを形成することからなる主面に垂直なMOSゲート構造とすることにより、画期的にセルピッチを小さくすることが可能になり、オン抵抗を大幅に低減したパワーMOSFETやIGBTなどの半導体装置が既に知られている。
この問題の解決方法としては、既に層間絶縁膜のエッチバック方法の存在が知られている。この従来の層間絶縁膜のエッチバック方法は、図7、8に示すように、半導体基板21に底面から縦方向(厚さ方向)にドレイン領域22、ベース領域24、ソース領域25がこの順に形成され、半導体基板21の表面側から垂直方向に、ベース領域24を貫通してドレイン領域22に達するように形成されたトレンチ28の内壁面にゲート絶縁膜29と、ソース領域25とベース領域24間の接合面より上(であって半導体基板21の主面より低い高さ)にまで埋め込まれたポリシリコン膜(ゲート電極)20とを設け、さらにこれらのゲート絶縁膜29とポリシリコン膜(ゲート電極)20の上面を含めて半導体基板21の主面上に膜厚10〜100nm程度のシリコン窒化膜32を形成する(図8)。更にシリコン窒化膜32の上に、たとえば、BPSG(Boron Phosphorous Silicate Glass)膜などの軟化温度の低いリフロー性の層間絶縁膜33を堆積させる。図示しない素子外周部のゲート電極引出し部と耐圧構造部をマスクした上で、素子活性部内のリフロー性の層間絶縁膜33をRIEなどのドライエッチングにより異方性エッチング(エッチバック)することにより、平坦な主面上の層間絶縁膜をエッチアウトし、より膜厚の厚いトレンチ28上のみに層間絶縁膜33を残した後、トレンチ28上の層間絶縁膜33を熱処理により軟化させ(いわゆるリフロー処理)、トレンチ28上部を層間絶縁膜33で埋める方法である(特許文献1)。この方法によれば、トレンチ28間に関してはマスク合わせ精度の問題が生じないので、前述のソース電極34がコンタクトする領域が少なくなる問題も生じない。
特許請求の範囲の請求項2記載の発明によれば、前記目的は、トレンチゲート型MOS半導体構造により制御され、シリコン基板の厚さ方向に主電流の流れる素子活性部とこの素子活性部を取り巻く耐圧構造部を少なくとも備える縦型半導体装置を形成するために、第一導電型シリコン基板の一方の主面側に前記耐圧構造部を構成するフィールド酸化膜を形成する工程と、前記素子活性部内に逆耐圧を担う第二導電型のウェル領域を形成する工程と、前記トレンチゲート型MOS半導体構造を形成するために前記主面側から前記ウェル領域を貫通する深さのトレンチの形成と該トレンチ内にゲート酸化膜を介してポリシリコン膜の堆積によりゲート電極を埋め込む工程とをこの順に含む半導体装置の製造方法において、シリコン基板の前記主面上にポリシリコン膜を堆積した後、前記トレンチ内からシリコン基板の前記主面上に引き出されたゲート電極引出し部をマスクして、素子活性部内のシリコン基板の平坦部が露出し前記トレンチ内のポリシリコン膜が前記平坦部より下になるまで前記ポリシリコン膜をエッチングする工程と、素子活性部内の前記トレンチ間のシリコン基板面にソース領域を形成する工程と、シリコン基板の前記主面上に層間絶縁膜として、シリコン絶縁膜、シリコン窒化膜、シリコン酸化膜系絶縁膜をこの順に積層する工程、化学的機械的研磨によりシリコン酸化膜系絶縁膜を前記平坦部における前記シリコン窒化膜が露出するまで研磨し、その後トレンチ開口上部のシリコン窒化膜凹部に残る前記シリコン酸化膜系絶縁膜をマスクにしてシリコン窒化膜をエッチングする工程を含む半導体装置の製造方法とすることにより達成される。
特許請求の範囲の請求項4記載の発明によれば、シリコン酸化膜系絶縁膜がリフロー性の絶縁膜である請求項1乃至3のいずれか一項に記載の半導体装置の製造方法とすることがより好ましい。
特許請求の範囲の請求項5記載の発明によれば、トレンチ開口上部のシリコン窒化膜凹部に残る前記シリコン酸化膜系絶縁膜をマスクにして窒化膜をエッチング除去する際に、ソース電極とゲート引出し電極とを電気的に分離するための層間絶縁膜を確実に残すためにフォトリソグラフィ技術を用いる請求項1乃至4のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
図1に示すトレンチゲート型MOS半導体装置1は、n+型シリコン基板2の上に、n−型エピタキシャル層3を成長させ、pウェル領域4、n+型ソース領域5を含む半導体積層構造をこの順に形成させているシリコン基板からなる。前記半導体装置1には複数のトレンチ8がn+型ソース領域5側のシリコン基板表面から垂直に、pウェル領域4を貫通してn−型エピタキシャル層3に達する深さであって、図1(a)の点線に示すように、上面から見るとストライプ状の平行な平面パターンで形成されている。このトレンチ8の平面幅は約1μmで、深さは約2.8μmである。
次に、本発明にかかる半導体装置の製造方法について図2乃至図6に沿って具体的に説明する。図2はいわゆる層間絶縁膜のエッチバック方法により、ソース電極とトレンチ間のシリコン基板表面とのコンタクトを充分に確保できるように、基板表面のポリシリコン膜等をエッチバックにより除去した公知のプロセス段階を示す要部断面図である。
ついで、フォトリソグラフィ技術を用いて、pウェル領域4内の前記酸化膜表面にレジストマスクを設け、例えばRIE(Reactive Ion Etching)により、シリコン基板表面に達するまでドライエッチングし、できるだけ基板面に垂直にカットされたトレンチ8形成用の酸化膜マスクを形成する。その後、この酸化膜マスクを用いて、RIEによりn−型シリコンエピタキシャル層3に達するトレンチ8を形成する。トレンチ8内壁面およびその周囲の表面のRIEダメージをプラズマエッチングなどのCDE(Chemical Dry Etching)および犠牲酸化膜形成法により除去した後、トレンチ8の内壁面およびその周囲の表面にゲート絶縁膜9を形成する。ゲート絶縁膜9の形成後、不純物が高濃度にドープされたポリシリコンをCVD法によりトレンチ内が充分に埋まるまで堆積させてゲート電極10を形成する。
ついで、図3に示すように、シリコン基板表面上に新たにシリコン酸化膜11を形成し、図示しないレジストマスク(パターンは図1(a)のn+型ソース領域5)を用いて砒素等のn型不純物を1×1015cm−2のドーズ量でシリコン基板表面から垂直にイオン注入する。さらにこのイオン注入と異なるレジストパターン(パターンは図1(a)のp+型コンタクト領域6)をマスクとするボロンのイオン注入とを行ない、熱処理によりn+型ソース領域5およびp+型コンタクト領域をそれぞれ形成する。この結果、n+型ソース領域5はトレンチ8内におけるポリシリコン膜10の表面よりも少し下側にpn接合が形成される。ちなみに、図1乃至図6においてpウェル領域4のpn接合がトレンチ間でフラットになっていないのは、トレンチ8の形成後のゲート酸化膜形成時の熱処理の影響により、ゲート酸化膜に接する部分のpn接合が持ち上がるためである。
しかし、リフロー前の状態(図4)で、トレンチ8開口上部の酸化膜13の凹部の底が、ソース領域5の上にあるシリコン窒化膜12のフラットな表面位置よりも高くなるように酸化膜13を堆積できるならば、酸化膜13をリフロー性のない酸化膜、例えばPSGとしても、後述のCMPにより表面を研磨した後も、落ち込みによる凹部が顕れないので使用できる。これらBPSG、PSG等をシリコン酸化膜系絶縁膜と称する。
このCMP装置を図9の斜視図に示す。CMPによるシリコン基板100の研磨は、研磨基盤103上で研磨基盤103と共に回転する研磨パッド101に保持板102に取り付けたシリコン基板100を回転させながら所定の圧力で押し付け、その研磨パッド101とシリコン基板100との間に図示しない酸化膜用のメカノケミカル研磨剤(スラリー)を供給することによって行われる。前記研磨基盤103は円盤状に形成され、その下面中央には回転軸が連結され、図示しないモータにより回転する構成を有する。この研磨基盤103の上面には弾力性材料を主材料とする研磨パッド101が貼付されており、保持板102に保持されたシリコン基板100の被研磨面に凹凸があって、その凹凸表面に沿って研磨しようとする酸化膜が被着している場合でも、表面の凹凸を研磨パッドの弾性材料で吸収しながら、その表面の酸化膜を均一に研磨することができるようになっている。
ついで、素子活性部の外周をマスクして、素子活性部全面のシリコン窒化膜12をCDE等の等方性エッチングによりエッチングする。このときトレンチ8開口上部のシリコン窒化膜12の上には、凹部に残された酸化膜13がマスクとなって、シリコン窒化膜はエッチングされずに残る。この際のシリコン窒化膜12のエッチングは等方性エッチングにより、低部より上部がより開いた傾斜とすることがこのましいので、等方性エッチングが望ましい。その後、露出したシリコン窒化膜の下側のシリコン酸化膜11を除去することにより、n+型ソース領域5を露出させる。最後に、シリコン基板表面および裏面に金属電極をスパッタ蒸着し、エッチングにより表面側のソース電極14とゲート引出し電極14に分離して図示しないパッシベッション膜の形成およびパターニングを経ると、図1に表したトレンチゲート型MOS半導体装置ができる。
2 n+型シリコン基板
3a n−エピタキシャル層
4 p型ウェル領域
5 n+型ソース領域
6 p+コンタクト領域
7 フィールド絶縁膜
8 トレンチ
9 ゲート絶縁膜
10 ポリシリコン(ゲート)膜
11 シリコン絶縁膜
12 シリコン窒化膜
13 酸化膜
14 ソース電極
15 ゲート引出し電極
16 ドレイン電極
17 素子活性部
18 フィールド酸化膜
19 ゲート電極引出し部。
Claims (5)
- トレンチゲート型MOS半導体構造を含む素子活性部とこの素子活性部を取り巻く耐圧構造部を少なくとも備える半導体装置の製造方法において、シリコン基板上にポリシリコン膜を堆積した後、トレンチ内のポリシリコン膜が前記基板面より下になるまでエッチングする工程と、前記トレンチ間のシリコン基板面にソース領域を形成する工程と、層間絶縁膜として、シリコン絶縁膜、シリコン窒化膜、シリコン酸化膜系絶縁膜をこの順に積層する工程、化学的機械的研磨によりシリコン窒化膜が露出するまで研磨し、その後トレンチ開口上部の前記シリコン酸化膜系絶縁膜をマスクにしてシリコン窒化膜をエッチングする工程を含むことを特徴とする半導体装置の製造方法。
- トレンチゲート型MOS半導体構造により制御され、シリコン基板の厚さ方向に主電流の流れる素子活性部とこの素子活性部を取り巻く耐圧構造部を少なくとも備える縦型半導体装置を形成するために、第一導電型シリコン基板の一方の主面側に前記耐圧構造部を構成するフィールド酸化膜を形成する工程と、前記素子活性部内に逆耐圧を担う第二導電型のウェル領域を形成する工程と、前記トレンチゲート型MOS半導体構造を形成するために前記主面側から前記ウェル領域を貫通する深さのトレンチの形成と該トレンチ内にゲート酸化膜を介してポリシリコン膜の堆積によりゲート電極を埋め込む工程とをこの順に含む半導体装置の製造方法において、シリコン基板の前記主面上にポリシリコン膜を堆積した後、前記トレンチ内からシリコン基板の前記主面上に引き出されたゲート電極引出し部をマスクして、素子活性部内のシリコン基板の平坦部が露出し前記トレンチ内のポリシリコン膜が前記平坦部より下になるまで前記ポリシリコン膜をエッチングする工程と、素子活性部内の前記トレンチ間のシリコン基板面にソース領域を形成する工程と、シリコン基板の前記主面上に層間絶縁膜として、シリコン絶縁膜、シリコン窒化膜、シリコン酸化膜系絶縁膜をこの順に積層する工程、化学的機械的研磨によりシリコン酸化膜系絶縁膜を前記平坦部における前記シリコン窒化膜が露出するまで研磨し、その後トレンチ開口上部のシリコン窒化膜凹部に残る前記シリコン酸化膜系絶縁膜をマスクにしてシリコン窒化膜をエッチングする工程を含むことを特徴とする半導体装置の製造方法。
- 素子活性部全面にソース電極を、ゲート電極引出し部にゲート引出し電極を、他方の主面側にはドレイン電極をそれぞれ形成することを特徴とする請求項2記載の半導体装置の製造方法。
- シリコン酸化膜系絶縁膜がリフロー性の絶縁膜であることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置の製造方法。
- トレンチ開口上部のシリコン窒化膜凹部に残る前記シリコン酸化膜系絶縁膜をマスクにして窒化膜をエッチング除去する際に、ソース電極とゲート引出し電極とを電気的に分離するための層間絶縁膜を確実に残すためにフォトリソグラフィー技術を用いることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。
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