JPH1070292A - サイリスタおよび光駆動回路を備える半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 高バイアス状態であっても、確実にゼロクロ
ス制御が可能なサイリスタおよび光駆動回路を備える半
導体集積回路を提供する。 【解決手段】 Ｎ型シリコン基板４１の表面には、酸化
膜１０１が形成され、さらに酸化膜１０１を覆うように
絶縁性の樹脂膜１０２が形成される。樹脂膜１０２を覆
うように、Ａｌなどの金属を蒸着させて遮光膜１０３が
形成される。遮光膜１０３のうち、ホトトランジスタ４
８が形成される領域である受光領域に対応する領域は削
除される。サイリスタの動作を制御する光１０４は、ホ
トトランジスタ４８にのみ供給され、サイリスタが高バ
イアス状態になっていても確実にゼロクロス制御を行う
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、サイリスタや、商
品名トライアックとも呼ばれる双方向３端子サイリスタ
を、光制御を可能とするようにホトトランジスタなどを
内蔵している光駆動回路とともに、半導体基板上に集積
したサイリスタを備える半導体集積回路に関する。

【０００２】

【従来の技術】従来から、図７および図８に示すよう
に、同一半導体基板上に２チャネル分のサイリスタを相
互に逆方向となるように形成し、各チャネル毎にゲート
駆動回路を設ける光制御型の双方向３端子サイリスタ
が、いわゆるソリッドステートリレー（ＳＳＲ）などに
広く用いられている。図７は概略的な平面図、図８は図
７の切断面線ＶＩＩＩ−ＶＩＩＩから見た断面図であ
る。後述する図３に等価的な電気回路図を示す。

【０００３】Ｎ型シリコン基板１の不純物濃度は、一般
に１０¹³〜１０¹⁵ｃｍ^-3、Ｐ型拡散領域は、ボロンなど
を不純物として形成され、その濃度は１０¹⁵〜１０¹⁹ｃ
ｍ^-3に設定され、Ｎ型拡散領域は、リンなどを不純物と
して形成され、その濃度は１０²⁰ｃｍ^-3以上に設定され
ている。

【０００４】Ｎ型シリコン基板１の表面側には、Ｐ型の
アノード拡散領域２と、アノード拡散領域２に対向する
Ｐ型のゲート拡散領域３とが設けられている。図８にお
いて、ゲート拡散領域３の内部には、Ｎ型のカソード拡
散領域４が形成される。これによって、アノード拡散領
域２からカソード拡散領域４に向かって、ＰＮＰＮ型の
逆阻止サイリスタが形成される。このようなサイリスタ
は、図７の上下にチャネル（ｃｈ）１およびチャネル
（ｃｈ）２として逆方向に形成され、互いに接続されて
双方向３端子サイリスタを構成する。サイリスタのゲー
ト拡散領域３と、後述するＭＯＳ ＦＥＴ４９との間に
は、所定の領域にＰ型の不純物を拡散させてゲート抵抗
５が形成される。図示されていないアルミニウム配線に
よって、等価的にはゲート拡散領域３とカソード拡散領
域４との間にゲート抵抗５が入ることとなる。Ｎ型シリ
コン基板１の周囲には、Ｎ型の不純物を高濃度で拡散さ
せたチャネルストッパ１０が形成される。

【０００５】双方向３端子サイリスタとしての第１電極
Ｔ１および第２電極Ｔ２は、端子フレーム１１，１２と
してそれぞれ設けられる。端子フレーム１１，１２は、
ワイヤ１３，１４によって半導体チップ上のＡｌ（アル
ミニウム）配線１５，１６にそれぞれ接続される。Ａｌ
配線１５，１６は、一方のチャネルのアノード拡散領域
２と、他方のチャネルのカソード拡散領域４との間を電
気的に接続し、その延長上には、ボンディングパッド１
７，１８がそれぞれ形成される。

【０００６】双方向３端子サイリスタのチップ表面に直
接光を照射するとサイリスタのゲートに電流が供給さ
れ、サイリスタの動作を制御することができる。図７に
示す光制御型双方向３端子サイリスタでは、光入力に対
する感度を高めるために、ホトトランジスタ８を含むサ
イリスタの駆動回路を備えている。ホトトランジスタ８
は、ベース拡散領域６と、エミッタ拡散領域７と、Ｎ型
シリコン基板１であるコレクタとを含んで構成される。

【０００７】また、光制御型双方向３端子サイリスタの
駆動回路は、交流電圧のゼロクロス付近の予め定める電
圧以下の範囲だけでサイリスタがトリガするようなゼロ
クロス機能を備えている。ゼロクロス機能を実現するた
めに、Ｎ型シリコン基板１にＰ型の不純物を拡散させ
て、Ｐ型拡散領域９が形成される。Ｐ型拡散領域９に関
連して所定の電極を設けてＭＯＳ ＦＥＴが形成され
る。等価的にはＭＯＳ ＦＥＴ４９として示される。な
お、同一半導体基板上にサイリスタとその駆動回路とを
形成するようにしてもよく、また同一の半導体基板上に
形成されなくてもよい。

【０００８】図３を参照すると、ＭＯＳ ＦＥＴ４９
は、端子Ｔ１−Ｔ２間に与えられる電圧がゼロクロス電
圧付近でのみ遮断される。ゼロクロス電圧以上の電圧が
印加されると、ＭＯＳ ＦＥＴ４９は導通状態となり、
光が照射されてもサイリスタ６０は導通しない。ＭＯＳ
ＦＥＴ４９が遮断されているときのみ、ホトトランジ
スタ４８の出力によってサイリスタ６０が動作すること
となり、サイリスタ６０のゼロクロス動作が可能となっ
ている。

【０００９】

【発明が解決しようとする課題】しかしながら、端子Ｔ
１−Ｔ２間に、たとえば８００Ｖの繰返しピークオフ電
圧Ｖｄｒｍが印加される高バイアス状態では、サイリス
タを構成する等価的なＮＰＮトランジスタとＰＮＰトラ
ンジスタとにおけるアーリー効果によってサイリスタの
光入力に対する感度が上がる。サイリスタの光感度が上
がることによって、ＭＯＳ ＦＥＴ４９が導通状態とな
っていてホトトランジスタ４８の出力がサイリスタに与
えられない状態となっていても、光照射によってサイリ
スタ内部で光電流が発生して動作するようになり、ゼロ
クロス動作の実現が困難となる。

【００１０】本発明の目的は、高バイアス状態であって
も、確実にゼロクロス制御を行うことができるサイリス
タおよび光駆動回路を備える半導体集積回路を提供する
ことである。

【００１１】

【課題を解決するための手段】本発明は、サイリスタと
その光駆動回路とを同一半導体基板上に集積した半導体
集積回路であって、光駆動回路の受光領域を除いて、半
導体基板を遮光する遮光層を有することを特徴とするサ
イリスタおよび光駆動回路を備える半導体集積回路であ
る。本発明に従えば、サイリスタは同一半導体基板上に
集積される光駆動回路の出力によって動作が制御され
る。光駆動回路は、半導体基板上の受光領域に光が照射
されるタイミングに応じてサイリスタの動作を制御す
る。半導体基板上の受光領域以外の領域には遮光層が設
けられている。したがって、半導体基板上の受光領域以
外の領域には光が入射しない。高バイアス状態でサイリ
スタの光に対する感度が上がっている場合であっても、
サイリスタを形成する領域に光が照射されないので、サ
イリスタがトリガされることがなく、不所望なタイミン
グでサイリスタが動作することを防止することができ
る。

【００１２】本発明における前記光駆動回路は、ゼロク
ロス機能を含むことを特徴とする。本発明に従えば、交
流電力の制御をゼロクロス点付近でのみ行うことがで
き、ゼロクロス点からずれた位置でサイリスタが動作す
る誤動作を確実に防ぐことができる。

【００１３】本発明における前記サイリスタは、同一半
導体基板上に双方向に集積されて双方向３端子サイリス
タを形成することを特徴とする。本発明に従えば、同一
半導体基板上でサイリスタを逆並列に接続した双方向３
端子サイリスタが形成される。２チャネル分のサイリス
タが１つの半導体基板上に集積されているので、たとえ
ば電源供給用の電極との接続に必要なワイヤの数を少な
くでき、双方向３端子サイリスタを容易に製造すること
ができる。

【００１４】本発明における前記サイリスタおよび光駆
動回路を集積した半導体基板は、一対分併設され、ワイ
ヤボンディングによって双方向３端子サイリスタを形成
することを特徴とする。本発明に従えば、サイリスタお
よび光駆動回路を集積した一対の半導体基板が併設さ
れ、ワイヤボンディングによって各半導体基板のサイリ
スタが互いに逆並列に接続される。したがって、各チャ
ネルに対応するサイリスタをそれぞれ充分に分離して双
方向３端子サイリスタを形成することができる。

【００１５】本発明における前記遮光層は、半導体基板
を覆うように形成される電気絶縁性合成樹脂層を中間層
として、中間層上に形成されることを特徴とする。本発
明に従えば、半導体基板を覆うように電気絶縁性合成樹
脂層が中間層として形成され、中間層を覆うように遮光
層が形成される。したがって、半導体基板の表面に形成
される配線などを含む導体層と、遮光層とが電気的に接
続されることがなく、遮光層を導通性を有する材料で形
成することができる。

【００１６】本発明における前記遮光層は、前記光駆動
回路の受光領域と発光素子との間に挿入されるガラス板
に形成されることを特徴とする。本発明に従えば、光駆
動回路の受光領域と発光素子との間にはガラス板が挿入
されており、そのガラス板に遮光層が形成される。した
がって、ガラス板における半導体基板上の受光領域以外
の領域に対応する表面部分が遮光されることとなり、半
導体基板上に遮光のための層を形成する手間を省くこと
ができる。

【００１７】本発明は前記遮光層が、多層メタルによっ
て形成されることを特徴とする。本発明に従えば、遮光
層は多層メタルによって形成されるので、遮光すべき領
域を定めるパターンの形成を容易に行うことができる。

【００１８】本発明は前記遮光層が、赤外カットフィル
タによって形成されることを特徴とする。本発明に従え
ば、遮光層は光駆動回路を動作させるために設けられる
発光素子からの赤外光をカットするフィルタによって形
成されるので、金属や樹脂などで遮光膜を形成する場合
に比べて、遮光すべき領域を定めるパターンを容易に形
成することができる。

【００１９】

【発明の実施の形態】図１および図２は、本発明を高感
度型のゼロクロス機能付きホト双方向３端子サイリスタ
チップに適用した場合について、発明の実施の一形態を
示す。図１は概略的な平面図、図２は図１の切断面線Ｉ
Ｉ−ＩＩから見た断面図をそれぞれ示す。

【００２０】Ｎ型シリコン基板４１には、Ｐ型のアノー
ド拡散領域４２、Ｐ型のゲート拡散領域４３、ゲート拡
散領域４３中に形成されるＮ型のカソード拡散領域４４
が含まれる。これらは、ＰＮＰＮ型の逆阻止型のサイリ
スタとしての基本構造を形成する。これらのサイリスタ
として基本構造は、チャネルｃｈ１およびチャネルｃｈ
２として対をなして形成され、双方向３端子サイリスタ
を構成する。ゲート拡散領域４３と、ＭＯＳ ＦＥＴ４
９との間には、所定の領域にＰ型の不純物を拡散させて
ゲート抵抗４５が形成される。図示されていないアルミ
ニウムの配線によって、等価的にはゲート拡散領域４３
とカソード拡散領域４４との間にゲート抵抗４５が入る
こととなる。

【００２１】サイリスタの駆動回路としては、ホトトラ
ンジスタ４８と、ＭＯＳ ＦＥＴ４９とを備える。ホト
トランジスタ４８は、ベース拡散領域４６およびエミッ
タ拡散領域４７を含み、Ｎ型シリコン基板４１をコレク
タとする。

【００２２】Ｎ型シリコン基板４１の周囲には、Ｎ型の
チャネルストッパ５０が設けられる。Ｎ型シリコン基板
４１の外部には、双方向３端子サイリスタの出力端子と
して第１電極Ｔ１および第２電極Ｔ２が端子フレーム５
１，５２によって形成される。

【００２３】端子フレーム５１，５２には、ワイヤ５
３，５４の一端がそれぞれ接合される。ワイヤ５３，５
４の他端は、Ａｌ（アルミニウム）配線５５，５６に設
けられるボンディングパッド５７，５８にそれぞれ接合
される。第１電極Ｔ１および第２電極Ｔ２は、前述のア
ノード拡散領域４２およびカソード拡散領域４４にそれ
ぞれ電気的に接続される。Ａｌ配線５５，５６は、チャ
ネルｃｈ１およびチャネルｃｈ２の各ホトサイリスタを
接続する。

【００２４】Ｎ型シリコン基板４１の一方表面側には、
たとえば二酸化シリコンである酸化膜１０１が形成さ
れ、酸化膜１０１を覆うようにポリイミド樹脂の樹脂膜
１０２が形成される。樹脂膜１０２を覆うように、Ａｌ
などの金属を蒸着させて遮光膜１０３が形成される。遮
光膜１０３は、Ｎ型シリコン基板４１上で、樹脂膜１０
２の上に全面にわたって形成され、各サイリスタにおけ
るホトトランジスタ４８が形成される領域を除く領域に
形成される。したがって、光１０４はホトトランジスタ
４８にのみ供給される。なお、実際には酸化膜１０１と
樹脂膜１０２との間には、たとえばＡｌ配線５５，５６
などの金属導体層が形成される。またなお、光１０４は
たとえば図５に示す発光素子１５３からの赤外光であ
る。

【００２５】図３は、図１および図２の実施形態に対応
する等価回路の電気的構成を示す。本等価回路では、双
方向３端子サイリスタの駆動回路として、１チャネル分
のみを示すけれども、他チャネル分の駆動回路も同様で
ある。サイリスタ６０は、等価ＰＮＰトランジスタ６１
および等価ＮＰＮトランジスタ６２から構成される。等
価ＰＮＰトランジスタ６１のベースと等価ＮＰＮトラン
ジスタ６２のコレクタとが接続され、等価ＰＮＰトラン
ジスタ６１のコレクタと等価ＮＰＮトランジスタ６２の
ベースとが接続される。等価ＰＮＰトランジスタ６１の
エミッタは第１電極Ｔ１に接続され、等価ＮＰＮトラン
ジスタ６２のエミッタは第２電極Ｔ２に接続される。

【００２６】ゲート抵抗４５は、等価ＮＰＮトランジス
タ６２のベースとエミッタとの間に挿入される。Ｎ型シ
リコン基板４１は、等価ＰＮＰトランジスタ６１のベー
スと、等価ＮＰＮトランジスタ６２のコレクタとの接続
点に相当し、サイリスタ６０の制御入力ラインとなる。

【００２７】Ｎ型シリコン基板４１と、等価ＮＰＮトラ
ンジスタ６２のエミッタとの間には、出力トランジスタ
６３のコレクタおよびエミッタが接続される。出力トラ
ンジスタ６３とホトトランジスタ４８とはダーリントン
回路を構成する。ホトトランジスタ４８のベースおよび
エミッタには入力抵抗６４が接続される。ホトトランジ
スタ４８のエミッタにはベース抵抗５９が接続される。
ホトトランジスタ４８および出力トランジスタ６３によ
るダーリントン回路が、サイリスタ６０の制御入力に接
続されるので、光に対する感度が高い状態で電力制御を
行うことができる。

【００２８】ホトトランジスタ４８のベースには、ゼロ
クロス制御用のＭＯＳ ＦＥＴ４９のドレインが接続さ
れる。パンチスルーダイオード６６のカソード端子６７
はＭＯＳ ＦＥＴ４９のソースに、アノード端子６８は
サイリスタ６０の制御入力ラインに、ゲート端子６９は
ＭＯＳ ＦＥＴ４９のゲートにそれぞれ接続される。カ
ソード端子６７は、さらに出力トランジスタ６３のエミ
ッタおよび第２電極Ｔ２に接続される。ホトトランジス
タ４８のベース拡散領域４６およびエミッタ拡散領域４
７の間には、ベース抵抗５９が形成される。

【００２９】図４は、ホト双方向３端子サイリスタチッ
プが形成される工程を示す部分的な断面図である。
（１）の工程では、Ｎ型シリコン基板４１にゲート拡散
領域４３などの拡散領域を形成する。各拡散領域の形成
後、Ｎ型シリコン基板４１の表面に絶縁のための酸化膜
１０１を形成する。次に、酸化膜１０１の所定の領域を
エッチングし、酸化膜１０１を覆うように図示しない導
体層を形成する。導体層を介して各拡散領域に電流が供
給される。（２）の工程では、酸化膜１０１および導体
層を覆うように絶縁のための樹脂膜１０２を形成する。
（３）の工程では、樹脂膜１０２を覆うように、たとえ
ばアルミニウムを蒸着させて遮光膜１０３を形成する。
光１０４は赤外光であるので、遮光膜１０３は赤外光を
通さない材質で形成する必要がある。（４）の工程で
は、Ｎ型シリコン基板４１のベース拡散領域４６に対応
する領域の遮光膜１０３を削除する。したがって、紙面
上方からの光１０４は、遮光されていないホトトランジ
スタ４８にのみ入射することとなる。なお、遮光膜１０
３を導電性を有しない物質で形成する際には、配線など
の導体層との絶縁のために設けられている樹脂膜１０２
を形成しなくてもよい。

【００３０】以上のように本実施形態によれば、ホト双
方向３端子サイリスタチップが形成されるＮ型シリコン
基板４１の表面で、Ｎ型シリコン基板４１上の受光領域
以外の領域を覆うように遮光膜１０３が形成されている
ので、ゼロクロス点から離れた高バイアス状態で受光領
域以外の領域に光が入射されてサイリスタがトリガされ
ることがなく、印加される電圧の影響を受けることなく
確実にゼロクロス制御を行うことができる。

【００３１】上述の実施の第１形態の他の構成例とし
て、Ｎ型シリコン基板４１に遮光膜１０３を形成する代
わりに、赤外光をカットするフィルタを遮光すべき領域
に設けるようにしてもよい。遮光膜１０３に置換えて、
赤外カットフィルタを設ける場合には、樹脂膜１０２を
形成しなくてもよい。赤外カットフィルタを用いる構成
とする場合、Ｎ型シリコン基板４１に対する処理が少な
くなり、形成に要する手間を少なくすることができる。

【００３２】図５は、本発明の実施の第２形態を説明す
るための概略的な断面図である。実施の第１形態では、
遮光の領域を定める遮光膜１０３をＮ型シリコン基板４
１の上に形成していたけれども、実施の第２形態におけ
る半導体装置１５１では、出力側の半導体チップ１５２
と信号入力側の発光素子１５３との間に設けられるガラ
ス板１５４に遮光の領域を定める遮光層１５５を設けて
いる。

【００３３】半導体装置１５１は、端子フレーム１５
６，１５７を備えており、半導体チップ１５２と発光素
子１５３とは、端子フレーム１５６，１５７にそれぞれ
配置されるとともに、ワイヤ１５８，１５９によって端
子フレーム１５６，１５７に電気的に接続される。

【００３４】半導体チップ１５２および発光素子１５３
を含むようにして、透光性を有する、たとえばエポキシ
樹脂で樹脂層１６０を形成する。樹脂層１６０を外囲す
るように、赤外光を通さないたとえば黒色エポキシ樹脂
で筐体１６１を形成する。半導体チップ１５２と発光素
子１５３とは、電気的に絶縁された状態で所定の距離だ
け離れて配置される。半導体チップ１５２と発光素子１
５３との間に配置されるガラス板１５４は、強化絶縁を
実現するための構成であり、半導体装置１５１の信号入
力系と出力系との絶縁耐圧を、たとえば５ｋＶとするこ
とができる。

【００３５】遮光層１５５は、たとえばガラス板１５４
の半導体チップ１５２に当接する表面に形成されてい
る。透光層１５５は、前述の遮光膜１０３が形成される
領域と等しい領域を遮光することができるように定めら
れる。遮光層１５５は、たとえばクロムなどを材料とし
て形成される。

【００３６】以上のように本実施の形態によれば、半導
体装置１５１において半導体チップ１５２と発光素子１
５３との間に、遮光層１５５が形成されたガラス板１５
４が設けられているので、Ｎ型シリコン基板４１上の受
光領域以外の領域が遮光されることとなり、ゼロクロス
点から離れた高バイアス状態で受光領域以外の領域に光
が入射されてサイリスタがトリガされることがなく、印
加される電圧の影響を受けることなく確実にゼロクロス
制御を行うことができる。また、遮光層１５５はガラス
板１５４に形成されているので、Ｎ型シリコン基板４１
に遮光のための膜などを形成する必要がなく、比較的容
易に受光領域以外の領域を遮光することができる。

【００３７】図６は、本発明の効果を説明するための図
で、半導体チップにおける感度を変化させたときの最大
電流を示す。縦軸は、最大入力電流ＩＦｍａｘを示し、
単位はｍＡである。横軸は、チップ感度ＩＨを示し、単
位はμＡである。

【００３８】直線１７１は従来の構造の特性を示す。従
来の構造では、チップ感度ＩＨの値が大きくなるに従っ
て最大入力電流ＩＦｍａｘが大きくなる。チップ感度Ｉ
Ｈが１０００μＡのとき最大入力電流が２０ｍＡで、チ
ップ感度ＩＨが２００μＡのとき最大入力電流が３０ｍ
Ａとなる。

【００３９】製品の仕様としては、チップ感度ＩＨが１
０００μＡから約３５００μＡまでの領域Ｒ１に含まれ
る値になるように定められる。図６において、「□」は
第１形態の特性を示し、「×」は第２形態の特性を示
す。

【００４０】本発明の構造では、チップ感度ＩＨが変化
しても最大入力電流ＩＦｍａｘはいずれも設計時の目標
値とする１００ｍＡ以上の値を示す。チップ感度ＩＨ
が、領域Ｒ１以下の６００μＡに定められた場合であっ
ても、最大入力電流ＩＦｍａｘは評価限界以上の値とな
り、いずれの実施形態の特性も水平となる。

【００４１】上述の各実施の形態においては、双方向３
端子サイリスタの構成として、同一の半導体基板上に２
つのサイリスタが逆並列に配置された構成を示したけれ
ども、各サイリスタを１つの半導体基板上に形成し、２
つの半導体基板間をワイヤなどによって接続した構成と
してもよい。２つの半導体基板によって形成される構成
とすることによって、互いのサイリスタが影響を及ぼし
あうことがなく、双方向３端子サイリスタとしての特性
を向上させることができる。しかしながら、２つの半導
体基板を所定の間隔で１つのフレーム上に配置しなけれ
ばならず、配置する際に半導体基板が欠けたり割れたり
する恐れがあるので、注意して配置しなければならな
い。

【００４２】

【発明の効果】以上のように本発明によれば、半導体集
積回路が形成される半導体基板の受光領域以外の領域を
覆うように遮光層が形成されているので、高バイアス状
態で受光領域以外の領域に光が入射されてサイリスタが
トリガされることがなく、印加される電圧の影響を受け
ることなく確実に所望のタイミングでサイリスタの制御
を行うことができる。

【００４３】また本発明によれば、光駆動回路はゼロク
ロス機能を含むので、交流電力の制御をゼロクロス点付
近でのみ行うことができ、ゼロクロス点から離れた高バ
イアス状態で受光領域以外の領域に光が入射されてサイ
リスタがトリガされることがなく、印加される電圧の影
響を受けることなく確実にゼロクロス制御を行うことが
できる。

【００４４】さらに本発明によれば、１つの基板上に双
方向３端子サイリスタを構成する２つのサイリスタがと
もに集積されているので、各電極を接続するワイヤの数
を少なくすることができ、双方向３端子サイリスタを容
易に形成することができる。

【００４５】またさらに本発明によれば、双方向３端子
サイリスタを構成する２つのサイリスタは、それぞれ異
なる半導体基板に集積されているので、各チャネルに相
当するサイリスタをそれぞれ充分に分離して形成するこ
とができ、互いの影響を受けることなく動作することが
できるサイリスタを形成することができる。

【００４６】またさらに本発明によれば、半導体基板を
覆うように電気絶縁性合成樹脂層が中間層として形成さ
れ、中間層を覆うように遮光層が形成されるので、半導
体基板の表面に形成される配線などを含む導体層と、遮
光層とが電気的に接続されることがなく、遮光層を導通
性を有する材料で形成することができる。

【００４７】またさらに本発明によれば、光駆動回路の
受光領域と発光素子との間には、遮光層が形成されたガ
ラス板が挿入されているので、半導体基板上の受光領域
以外の領域に対応する表面部分が遮光されることとな
り、半導体基板に遮光のための層などを形成する必要が
なく、比較的容易に受光領域以外の領域を遮光すること
ができる。

【００４８】またさらに本発明によれば、遮光層は多層
メタルであるので、遮光すべき領域を定めるパターンを
容易に形成することができ、受光領域以外の領域に光が
入射しないようにすることができる。

【００４９】またさらに本発明によれば、遮光層は赤外
カットフィルタによって形成されるので、半導体基板上
に遮光のための層を形成する手間を省くことができる。
また、遮光すべき領域を定めるパターンの形成を容易に
行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の第１形態の概略的な平面図であ
る。

【図２】図１の切断面線ＩＩ−ＩＩから見た断面図であ
る。

【図３】図１の実施形態の概略的な等価回路を示す電気
回路図である。

【図４】図１の実施形態の製造工程を示す図である。

【図５】本発明の実施の第２形態の概略的な断面図であ
る。

【図６】本発明の効果を説明するためのグラフである。

【図７】従来技術によるサイリスタを含む半導体集積回
路の概略的な平面図である。

【図８】図７の切断面線ＶＩＩＩ−ＶＩＩＩから見た断
面図である。

【符号の説明】

４１ Ｎ型シリコン基板 ４２ アノード拡散領域 ４３ ゲート拡散領域 ４４ カソード拡散領域 ４５ ゲート抵抗 ４６ ベース拡散領域 ４７ エミッタ拡散領域 ４８ ホトトランジスタ ４９ ＭＯＳ ＦＥＴ ５９ ベース抵抗 ６０ サイリスタ ６３ 出力トランジスタ ６４ 入力抵抗 １０１ 絶縁膜 １０２ 樹脂膜 １０３ 遮光膜

Claims (8)

【特許請求の範囲】
1. 【請求項１】 サイリスタとその光駆動回路とを同一半
   導体基板上に集積した半導体集積回路であって、 光駆動回路の受光領域を除いて、半導体基板を遮光する
   遮光層を有することを特徴とするサイリスタおよび光駆
   動回路を備える半導体集積回路。
2. 【請求項２】 前記光駆動回路は、ゼロクロス機能を含
   むことを特徴とする請求項１記載のサイリスタおよび光
   駆動回路を備える半導体集積回路。
3. 【請求項３】 前記サイリスタは、同一半導体基板上に
   双方向に集積されて双方向３端子サイリスタを形成する
   ことを特徴とする請求項１または２記載のサイリスタお
   よび光駆動回路を備える半導体集積回路。
4. 【請求項４】 前記サイリスタおよび光駆動回路を集積
   した半導体基板は、一対分併設され、ワイヤボンディン
   グによって双方向３端子サイリスタを形成することを特
   徴とする請求項１または２記載のサイリスタおよび光駆
   動回路を備える半導体集積回路。
5. 【請求項５】 前記遮光層は、半導体基板を覆うように
   形成される電気絶縁性合成樹脂層を中間層として、中間
   層上に形成されることを特徴とする請求項１〜４のいず
   れかに記載のサイリスタおよび光駆動回路を備える半導
   体集積回路。
6. 【請求項６】 前記遮光層は、前記光駆動回路の受光領
   域と光駆動回路に光を供給する発光素子との間に挿入さ
   れるガラス板に形成されることを特徴とする請求項１〜
   ４のいずれかに記載のサイリスタおよび光駆動回路を備
   える半導体集積回路。
7. 【請求項７】 前記遮光層が、多層メタルによって形成
   されることを特徴とする請求項１〜６のいずれかに記載
   のサイリスタおよび光駆動回路を備える半導体集積回
   路。
8. 【請求項８】 前記遮光層が、赤外カットフィルタによ
   って形成されることを特徴とする請求項１〜６のいずれ
   かに記載のサイリスタおよび光駆動回路を備える半導体
   集積回路。