JPS6123666B2 - - Google Patents
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- JPS6123666B2 JPS6123666B2 JP54068778A JP6877879A JPS6123666B2 JP S6123666 B2 JPS6123666 B2 JP S6123666B2 JP 54068778 A JP54068778 A JP 54068778A JP 6877879 A JP6877879 A JP 6877879A JP S6123666 B2 JPS6123666 B2 JP S6123666B2
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- transistors
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- 239000004065 semiconductor Substances 0.000 claims description 13
- 230000002457 bidirectional effect Effects 0.000 claims description 4
- 239000000758 substrate Substances 0.000 description 14
- 230000000903 blocking effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000010304 firing Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/79—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling bipolar semiconductor switches with more than two PN-junctions, or more than three electrodes, or more than one electrode connected to the same conductivity region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/13—Modifications for switching at zero crossing
- H03K17/136—Modifications for switching at zero crossing in thyristor switches
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Description
【発明の詳細な説明】
本発明は、一般的にはスイツチ回路に関し、更
に具体的には、ゼロクロス点においてだけ光によ
るトリガが可能なプレーナ構造のサイリスタを備
えたモノリシツク半導体トリガ装置に関するもの
である。本発明の一実施例は、120Vrmsないしそ
れ以上の交流ライン電圧の阻止動作が可能なモノ
リシツク・トライアツクを構成するものである。
に具体的には、ゼロクロス点においてだけ光によ
るトリガが可能なプレーナ構造のサイリスタを備
えたモノリシツク半導体トリガ装置に関するもの
である。本発明の一実施例は、120Vrmsないしそ
れ以上の交流ライン電圧の阻止動作が可能なモノ
リシツク・トライアツクを構成するものである。
サイリスタは、構造によつて決まる大きな阻止
電圧を有すると共に、オン状態では1V程度の低
電圧に切替わる慣用の固体素子である。阻止状態
で素子のブレークオーバー電圧を越えるか、又は
そのゲートに小信号が加えられると、オン状態へ
の切替えが行われる。この種の素子に光信号を印
加してトリガないし点弧を行うことも、良く知ら
れている。サイリスタを逆並列接続したトライア
ツクも、信号ゲート端子をトリガするか、又は光
を照射することにより、トリガすることができる
点も公知である。
電圧を有すると共に、オン状態では1V程度の低
電圧に切替わる慣用の固体素子である。阻止状態
で素子のブレークオーバー電圧を越えるか、又は
そのゲートに小信号が加えられると、オン状態へ
の切替えが行われる。この種の素子に光信号を印
加してトリガないし点弧を行うことも、良く知ら
れている。サイリスタを逆並列接続したトライア
ツクも、信号ゲート端子をトリガするか、又は光
を照射することにより、トリガすることができる
点も公知である。
モノリシツク集積プレーナ・サイリスタの一例
は、米国特許第3427512号の明細書に開示されて
いるが、本明細書においてはこれを参照しよう。
公知のブレークダウン特性を有するツエナーダイ
オードで高圧の阻止接合を分路することにより、
双方向性トライアツクをブレークオーバ・モード
でトリガすることが、上記の特許に開示されてい
る。この特許には、各サイリスタのゲート構造を
分路することにより、素子の感度を下げ、素子が
ブレークオーバ・モードでだけ点弧するようにし
た技術も開示されている。上記の分路用ツエナー
ダイオードを用いないとしても、上記の特許に記
載された構造では、ライン動作においてしばしば
遭遇する高いピーク電圧を本質的に阻止すること
ができない。上記参照特許の素子にゲート手段を
追加することによつて、ブレークオバー電圧より
も低い電圧でサイリスタを点弧することができよ
うが、素子のメイン端子に加わる電圧がゼロにな
つた時点、又はその近傍でのみ点弧を行なわせる
ようなゲート手段は知られていない。この種のト
ライアツクを単独で使用するか、又は他のサイリ
スタと組合せて使用するかによらず、雑音発生と
電流集中に基く寿命短縮のおそれがあるため、メ
イン端子電圧が高い状態での点弧は一般に好まし
くない。これに加えて、素子に集積化されたゲー
ト手段は、ライン電圧からの分離が不完全になり
がちである。
は、米国特許第3427512号の明細書に開示されて
いるが、本明細書においてはこれを参照しよう。
公知のブレークダウン特性を有するツエナーダイ
オードで高圧の阻止接合を分路することにより、
双方向性トライアツクをブレークオーバ・モード
でトリガすることが、上記の特許に開示されてい
る。この特許には、各サイリスタのゲート構造を
分路することにより、素子の感度を下げ、素子が
ブレークオーバ・モードでだけ点弧するようにし
た技術も開示されている。上記の分路用ツエナー
ダイオードを用いないとしても、上記の特許に記
載された構造では、ライン動作においてしばしば
遭遇する高いピーク電圧を本質的に阻止すること
ができない。上記参照特許の素子にゲート手段を
追加することによつて、ブレークオバー電圧より
も低い電圧でサイリスタを点弧することができよ
うが、素子のメイン端子に加わる電圧がゼロにな
つた時点、又はその近傍でのみ点弧を行なわせる
ようなゲート手段は知られていない。この種のト
ライアツクを単独で使用するか、又は他のサイリ
スタと組合せて使用するかによらず、雑音発生と
電流集中に基く寿命短縮のおそれがあるため、メ
イン端子電圧が高い状態での点弧は一般に好まし
くない。これに加えて、素子に集積化されたゲー
ト手段は、ライン電圧からの分離が不完全になり
がちである。
サイリスタを使用してゼロ点スイツチを達成す
る構成については、多くの例がある。これらの例
のいくつかは、米国特許第3335291号、同第
3648075号、同第3649849号、同第3860837号及び
同第3805147号の各明細書に開示されている。上
記の参照特許は、すべて、集積化が極めて困難な
マルチ素子構成となつている。サイリスタとコン
ポーネント間の誘電体層分離といつた独特の手法
を用いて、所定の素子間分離を達成することもで
きようが、このような手法が大量生産において経
済的であるかどうかは不明である。
る構成については、多くの例がある。これらの例
のいくつかは、米国特許第3335291号、同第
3648075号、同第3649849号、同第3860837号及び
同第3805147号の各明細書に開示されている。上
記の参照特許は、すべて、集積化が極めて困難な
マルチ素子構成となつている。サイリスタとコン
ポーネント間の誘電体層分離といつた独特の手法
を用いて、所定の素子間分離を達成することもで
きようが、このような手法が大量生産において経
済的であるかどうかは不明である。
分離の不完全性を解決する手段として、サイリ
スタの光トリガが知られており、これは多数の文
献で述べられている。光トリガを使用すれば分離
の問題を解決できるが、上述した理由から、ゼロ
クロス方式と組合せることが最も有効である。こ
の発明は、低電圧以外での点弧を禁止する装置と
併せて、逆並列接続サイリスタをモノリシツク的
に集積化したモノリシツク半導体トリガ装置を開
示するものである。ライン電圧動作に最小限必要
な能動電圧とすることによつても、上述の目的が
達成される。
スタの光トリガが知られており、これは多数の文
献で述べられている。光トリガを使用すれば分離
の問題を解決できるが、上述した理由から、ゼロ
クロス方式と組合せることが最も有効である。こ
の発明は、低電圧以外での点弧を禁止する装置と
併せて、逆並列接続サイリスタをモノリシツク的
に集積化したモノリシツク半導体トリガ装置を開
示するものである。ライン電圧動作に最小限必要
な能動電圧とすることによつても、上述の目的が
達成される。
バーチカル・トランジスタとラテラル・トラン
ジスタを組合せてサイリスタを構成すると、サイ
リスタのゲート・カソード間に接続したモノリシ
ツクMOS FETによつて、点弧を抑止することが
可能であることが示される。このような素子を半
導体基板上に２個作成することによつて、トライ
アツクを形成すると、所望のトリガが機能が達成
される。このサイリスタとFETとの間に所定の
幾何学的関係を保たせると、高電圧の複合デバイ
スが形成される。以下、本発明の更に詳細を図面
によつて説明するが、本発明の要旨は特許請求の
範囲に記載されている。
ジスタを組合せてサイリスタを構成すると、サイ
リスタのゲート・カソード間に接続したモノリシ
ツクMOS FETによつて、点弧を抑止することが
可能であることが示される。このような素子を半
導体基板上に２個作成することによつて、トライ
アツクを形成すると、所望のトリガが機能が達成
される。このサイリスタとFETとの間に所定の
幾何学的関係を保たせると、高電圧の複合デバイ
スが形成される。以下、本発明の更に詳細を図面
によつて説明するが、本発明の要旨は特許請求の
範囲に記載されている。
第１図は、光トリガ・ゼロクロス・スイツチデ
バイスの等価回路図である。トランジスタT1，
T2と、トランジスタT1′，T2′とは各々サイリス
タを構成し、これら２個のサイリスタはバツク・
ツー・バツクないしは逆並列接続と称される方法
で接続されている。抵抗器ＲBとＲB′は、各々ト
ランジスタT1とT1′を分路することにより、各サ
イリスタの感度を下げ、不要信号によるトリガ動
作を抑制している。トランジスタT3とT3′も、
各々トランジスタT1とT1′を分路している。これ
らFET T3，T3′の好適例はエンハンスメント形
のFETであり、これらは、メイン端子MT１，
MT２間の電圧がゼロのときは導通しないが、
MT１，MT２間の電圧がFET T3，T3′のしきい
値以上になると導通する。
バイスの等価回路図である。トランジスタT1，
T2と、トランジスタT1′，T2′とは各々サイリス
タを構成し、これら２個のサイリスタはバツク・
ツー・バツクないしは逆並列接続と称される方法
で接続されている。抵抗器ＲBとＲB′は、各々ト
ランジスタT1とT1′を分路することにより、各サ
イリスタの感度を下げ、不要信号によるトリガ動
作を抑制している。トランジスタT3とT3′も、
各々トランジスタT1とT1′を分路している。これ
らFET T3，T3′の好適例はエンハンスメント形
のFETであり、これらは、メイン端子MT１，
MT２間の電圧がゼロのときは導通しないが、
MT１，MT２間の電圧がFET T3，T3′のしきい
値以上になると導通する。
MOS EFTをこの回路に付加したのは、そのゲ
ート端子に若干の電流を引込むことにより、スイ
ツチ素子のオフ状態時に、MT１とMT２間に微
少電流を流すためである。第１図に示すLED
は、慣用の光源用素子であり、ここから発せられ
た光は、バイポーラ・トランジスタに入射してサ
イリスタをオンにする。このLEDを必要に応じ
て、公知の手法により、スイツチ装置と一体にパ
ツケージしてもよい。
ート端子に若干の電流を引込むことにより、スイ
ツチ素子のオフ状態時に、MT１とMT２間に微
少電流を流すためである。第１図に示すLED
は、慣用の光源用素子であり、ここから発せられ
た光は、バイポーラ・トランジスタに入射してサ
イリスタをオンにする。このLEDを必要に応じ
て、公知の手法により、スイツチ装置と一体にパ
ツケージしてもよい。
第１図の双方向性トリガ回路に相当の電流を流
す必要がないときには、トランジスタT2とT2′に
は、ごく普通のラテラル・トランジスタを使用す
ることができる。これらラテラル・トランジスタ
のエミツタ・ベース接合とコレクタ・ベース接合
の双方が、相当の逆阻止能力を備えているなら
ば、T1，T1′のコレクタどうしが短絡しても、第
１図のスイツチ回路の阻止機能は損われない。
T1，T1′のコレクタの各々は、T2，T2′のベース
に直結されているので、両ラテラル・トランジス
タのベース及び両バーチカル・トランジスタのコ
レクタとして機能する１つの導電型の半導体基板
にトリガが行われる。MOS FET T3，T3′のチ
ヤネルの導電型は、トランジスタT2，T2′の導電
型と同じである。共通基板内に逆の導電型の領域
を形成することにより、MOSトランジスタT3，
T3′を形成できるが、これらの領域の電圧阻止能
力も、所望の動作上十分高いことを要する。この
装置をライン電圧で動作させるときは、MOSト
ランジスタのゲート破壊電圧も、当然約200Vの
ピーク・ツー・ピーク電圧以上でなければならな
い。
す必要がないときには、トランジスタT2とT2′に
は、ごく普通のラテラル・トランジスタを使用す
ることができる。これらラテラル・トランジスタ
のエミツタ・ベース接合とコレクタ・ベース接合
の双方が、相当の逆阻止能力を備えているなら
ば、T1，T1′のコレクタどうしが短絡しても、第
１図のスイツチ回路の阻止機能は損われない。
T1，T1′のコレクタの各々は、T2，T2′のベース
に直結されているので、両ラテラル・トランジス
タのベース及び両バーチカル・トランジスタのコ
レクタとして機能する１つの導電型の半導体基板
にトリガが行われる。MOS FET T3，T3′のチ
ヤネルの導電型は、トランジスタT2，T2′の導電
型と同じである。共通基板内に逆の導電型の領域
を形成することにより、MOSトランジスタT3，
T3′を形成できるが、これらの領域の電圧阻止能
力も、所望の動作上十分高いことを要する。この
装置をライン電圧で動作させるときは、MOSト
ランジスタのゲート破壊電圧も、当然約200Vの
ピーク・ツー・ピーク電圧以上でなければならな
い。
第２図は、この集積装置の半分を示す平面図で
あり、第１図の回路をモノリシツクに形成するの
に必要な種々の半導体領域を特に図示したもので
ある。全体の回路の一好適例は、第２図の回路を
その中心線に対して対称に形成したものである。
第３図と第４図は、第２図の断面図であり、この
装置の様子を更に詳しく図示するものである。説
明を明確にするため、図中の各領域には特定の導
電型を指定するが、これらの導電型をすべて反転
させることができ、その場合にも同一の機能を達
成できることは明らかであろう。所望の阻止電圧
を得る上で、基板１００の領域１の好適例は１〜
100Ωcmのｎ型領域である。領域２は、慣用の手
法で基板１内に形成されたベース領域であり、領
域３は、同様に慣用の手法で領域２内に形成され
たｎ型エミツタ領域である。このようにして形成
されたnpnバーチカル・トランジスタは、第１図
にトランジスタT1で示すバイポーラ・トランジ
スタを形成する。ｐ型領域２０は、好ましくは領
域２と同時に形成されるものであり、バイポーラ
のラテラル・トランジスタT2′のエミツタを形成
する。ｐ型領域２は、外側トランジスタT2のコ
レクタT2としても機能する。ｐ型領域２と２０
に結合する領域２２は、トランジスタT1のベー
スをトランジスタT2′のエミツタに接続する抵抗
器ＲBを形成する。ＲBの範囲は50KΩ〜300KΩ
である。T2′のエミツタはｎチヤネルMOSトラン
ジスタT3のチヤネル領域として機能するｐ型領
域２５と共通になつている。ｐ型領域２５の抵抗
値の典型例は、T1―T2構造の点弧を禁止する適
宜なしきい値電圧をｎチヤネルMOSトランジス
タに与えるために、領域２又は２０の抵抗値より
も高く設定される。２個のｎ個のｎ型領域３５
は、このMOSトランジスタのソースとドレイン
として機能するが、これらの領域は、好ましく
は、エミツタ領域３と同時に形成される。典型的
な酸化物の絶縁層４は、MOS FETのゲート絶縁
層として機能すると共に、第５図によつて更に詳
細に説明する装置配線間の絶縁を行う。高電圧の
特性を達成する上で、ソース、ドレイン３５間の
絶縁層厚みは、通常のMOSトランジスタについ
ての厚み1000Åよりは幾分厚く形成される。この
絶縁層は、他の領域では更に厚くてもよい。第３
図、第４図に示されるように、領域２，３，２０
及び第１図の領域３５の内部にある破線は、各領
域に電極に電極付けを行うために絶縁層に設けた
開口である。
あり、第１図の回路をモノリシツクに形成するの
に必要な種々の半導体領域を特に図示したもので
ある。全体の回路の一好適例は、第２図の回路を
その中心線に対して対称に形成したものである。
第３図と第４図は、第２図の断面図であり、この
装置の様子を更に詳しく図示するものである。説
明を明確にするため、図中の各領域には特定の導
電型を指定するが、これらの導電型をすべて反転
させることができ、その場合にも同一の機能を達
成できることは明らかであろう。所望の阻止電圧
を得る上で、基板１００の領域１の好適例は１〜
100Ωcmのｎ型領域である。領域２は、慣用の手
法で基板１内に形成されたベース領域であり、領
域３は、同様に慣用の手法で領域２内に形成され
たｎ型エミツタ領域である。このようにして形成
されたnpnバーチカル・トランジスタは、第１図
にトランジスタT1で示すバイポーラ・トランジ
スタを形成する。ｐ型領域２０は、好ましくは領
域２と同時に形成されるものであり、バイポーラ
のラテラル・トランジスタT2′のエミツタを形成
する。ｐ型領域２は、外側トランジスタT2のコ
レクタT2としても機能する。ｐ型領域２と２０
に結合する領域２２は、トランジスタT1のベー
スをトランジスタT2′のエミツタに接続する抵抗
器ＲBを形成する。ＲBの範囲は50KΩ〜300KΩ
である。T2′のエミツタはｎチヤネルMOSトラン
ジスタT3のチヤネル領域として機能するｐ型領
域２５と共通になつている。ｐ型領域２５の抵抗
値の典型例は、T1―T2構造の点弧を禁止する適
宜なしきい値電圧をｎチヤネルMOSトランジス
タに与えるために、領域２又は２０の抵抗値より
も高く設定される。２個のｎ個のｎ型領域３５
は、このMOSトランジスタのソースとドレイン
として機能するが、これらの領域は、好ましく
は、エミツタ領域３と同時に形成される。典型的
な酸化物の絶縁層４は、MOS FETのゲート絶縁
層として機能すると共に、第５図によつて更に詳
細に説明する装置配線間の絶縁を行う。高電圧の
特性を達成する上で、ソース、ドレイン３５間の
絶縁層厚みは、通常のMOSトランジスタについ
ての厚み1000Åよりは幾分厚く形成される。この
絶縁層は、他の領域では更に厚くてもよい。第３
図、第４図に示されるように、領域２，３，２０
及び第１図の領域３５の内部にある破線は、各領
域に電極に電極付けを行うために絶縁層に設けた
開口である。
第５図は、上述したデバイスの両半分をメタラ
イゼーシヨンで接続した完成装置の平面図であ
る。このモノリシツク装置を外部に接続するた
め、接続用金属は拡張されている。すなわち、領
域５０は、この領域上に突出しているFETのゲ
ートへの接続を可能とする。メタライズ領域５
は、ゲート５０を完全に囲み、この装置の主たる
ｐ領域の周辺部を覆つている。このようにして、
両電圧阻止接合は、電界を分散させる導体によつ
てほぼ完全に覆われ、従つて、この装置の阻止電
圧が高められる。両領域５に導体を取付けること
によつて、主外部端子への接続が達成されるが、
これらの外部端子は、またゲート接続領域５０に
接続され、周辺のメタライズ基板５７又は適宜な
（反対側の）主端子メタライズ部と同電位にな
る。ラテラルpnpトランジスタのエミツタ領域
が、ラテラルpnpトランジスタの他のエミツタ領
域によつて、コレクタ領域から分離されることが
示されよう。pnpトランジスタのエミツタ領域を
このように形成することにより、ほぼ同じ動作電
位にあるすべてのｐ領域を装置のメタライズ部と
同じ領域で覆うことができる。他の方法として
は、エミツタ領域２０をベース領域２の外側に配
置することもできる。主端子メタライズ部５は、
FETのソースにも接続され、メタライズ部５５
は、FETのドレインをバーチカルnpnトランジス
タのベースに接続する。
イゼーシヨンで接続した完成装置の平面図であ
る。このモノリシツク装置を外部に接続するた
め、接続用金属は拡張されている。すなわち、領
域５０は、この領域上に突出しているFETのゲ
ートへの接続を可能とする。メタライズ領域５
は、ゲート５０を完全に囲み、この装置の主たる
ｐ領域の周辺部を覆つている。このようにして、
両電圧阻止接合は、電界を分散させる導体によつ
てほぼ完全に覆われ、従つて、この装置の阻止電
圧が高められる。両領域５に導体を取付けること
によつて、主外部端子への接続が達成されるが、
これらの外部端子は、またゲート接続領域５０に
接続され、周辺のメタライズ基板５７又は適宜な
（反対側の）主端子メタライズ部と同電位にな
る。ラテラルpnpトランジスタのエミツタ領域
が、ラテラルpnpトランジスタの他のエミツタ領
域によつて、コレクタ領域から分離されることが
示されよう。pnpトランジスタのエミツタ領域を
このように形成することにより、ほぼ同じ動作電
位にあるすべてのｐ領域を装置のメタライズ部と
同じ領域で覆うことができる。他の方法として
は、エミツタ領域２０をベース領域２の外側に配
置することもできる。主端子メタライズ部５は、
FETのソースにも接続され、メタライズ部５５
は、FETのドレインをバーチカルnpnトランジス
タのベースに接続する。
領域２，２０及び逆導電型の領域１のすべて
が、メタライズ部で覆われているものでないこと
は、第５図から明らかであろう。しかし、これら
の領域の阻止接合が比較的接近して対向すること
に基く両側からの空乏状態と、メタライズ部５及
び５５が常時ほぼ同電位である（絶縁層４の表面
電位を等しくする傾向がある。）という事情によ
つて、これらの領域における早期の破壊が阻止さ
れる。
が、メタライズ部で覆われているものでないこと
は、第５図から明らかであろう。しかし、これら
の領域の阻止接合が比較的接近して対向すること
に基く両側からの空乏状態と、メタライズ部５及
び５５が常時ほぼ同電位である（絶縁層４の表面
電位を等しくする傾向がある。）という事情によ
つて、これらの領域における早期の破壊が阻止さ
れる。
次に、インタリープラテラルトランジスタ構造
について説明する。
について説明する。
第１図は、２端子光駆動スイツチの回路図を示
す。前述の通り、バイポーラトランジスタ対T1
及びT2、バイポーラトランジスタ対T′1及びT′2
は、逆並列バツク・ツー・バツク（back―to―
back）関係に接続された２個のサイリスタを構
成する。各サイリスタは、バーチカルトランジス
タとラテラルトランジスタから成る。トランジス
タT2及びT′2は、ラテラルトランジスタであり、
従つて、トランジスタT1及びT′1は、バーチカル
トランジスタである。
す。前述の通り、バイポーラトランジスタ対T1
及びT2、バイポーラトランジスタ対T′1及びT′2
は、逆並列バツク・ツー・バツク（back―to―
back）関係に接続された２個のサイリスタを構
成する。各サイリスタは、バーチカルトランジス
タとラテラルトランジスタから成る。トランジス
タT2及びT′2は、ラテラルトランジスタであり、
従つて、トランジスタT1及びT′1は、バーチカル
トランジスタである。
第２図は、第１図の回路を実行するのに必要と
され、しかも種々の半導体領域を示す集積回路の
半分を示す平面図である。完全デバイスは、第２
図の上部に配置される破線に関して対称的であ
る。これは、全デバイスの平面図である第５図を
検討することにより理解できるものであること、
第２図の構造は中心線のまわりで鏡面対称に２重
になつていることを示す。第６図は、第２図の複
写を２枚つくることにより準備され、中心線に沿
つてそれらを接続している。鏡像対称を与えるた
め第２図の１枚のコピーは、ひつくり返されてい
る。第６図の種々の半導体領域は、第５図の金属
５及び５′の下方にある図示形に正確に対応す
る。第６図及びその構造は、前述の部分及び第２
図、第５図に基いて、当業技術者により理解され
よう。
され、しかも種々の半導体領域を示す集積回路の
半分を示す平面図である。完全デバイスは、第２
図の上部に配置される破線に関して対称的であ
る。これは、全デバイスの平面図である第５図を
検討することにより理解できるものであること、
第２図の構造は中心線のまわりで鏡面対称に２重
になつていることを示す。第６図は、第２図の複
写を２枚つくることにより準備され、中心線に沿
つてそれらを接続している。鏡像対称を与えるた
め第２図の１枚のコピーは、ひつくり返されてい
る。第６図の種々の半導体領域は、第５図の金属
５及び５′の下方にある図示形に正確に対応す
る。第６図及びその構造は、前述の部分及び第２
図、第５図に基いて、当業技術者により理解され
よう。
第３図は、第２図に示される如く配置した第２
図の断面である。第３図の左側の中心線は、第２
図の上方の中心線に対応する（第２図、第３図参
照）。第３図と第５図の比較において理解を助け
るために、第７図が、第６図と同様の方法で、第
３図の２枚の複写をつくり破線中心線に沿つてそ
れらを接続する。鏡面対称は、１枚のコピーをひ
つくり返すことにより与えられた。第７図の種々
の半導体領域は、第５図の金属５，５′の下方に
ある図示領域に正確に対応する。第７図及びその
構成は、明細書、特に前述した部分及び第２図、
第３図、第５図に基いて当業技術者により理解さ
れよう。次の討論は、第２図、第３図及び第５図
の種々の半導体領域と第１図の種々の回路素子と
の間の対応を明確にできる。便宜上、第２図、第
３図のデバイス構造は、第６図及び第７図に図示
の如くエミツタ、ベース又はコレクタを夫々表わ
すように付加された文字Ｅ，Ｂ，Ｃを有するよう
に、第１図の回路記号によりマークが付される。
第１図に図示の導電形は、これら第６図、第７図
に図示構造と一致する。かくして、Ｔ1E(n)は、
トランジスタT1のｎ形エミツタと一致する。こ
れらのラベルは、第６図、第７図に示され、それ
らは、前述したように第２図、第３図のコピーを
２枚つないだものである。第６図、第７図は、本
発明の理解のため便宜上使用されるものであるの
で、対称構造の両半分は、単一図面にラベルする
ことができる。原の第２図、第３図及び第５図
は、同一目的に役立つであろう。
図の断面である。第３図の左側の中心線は、第２
図の上方の中心線に対応する（第２図、第３図参
照）。第３図と第５図の比較において理解を助け
るために、第７図が、第６図と同様の方法で、第
３図の２枚の複写をつくり破線中心線に沿つてそ
れらを接続する。鏡面対称は、１枚のコピーをひ
つくり返すことにより与えられた。第７図の種々
の半導体領域は、第５図の金属５，５′の下方に
ある図示領域に正確に対応する。第７図及びその
構成は、明細書、特に前述した部分及び第２図、
第３図、第５図に基いて当業技術者により理解さ
れよう。次の討論は、第２図、第３図及び第５図
の種々の半導体領域と第１図の種々の回路素子と
の間の対応を明確にできる。便宜上、第２図、第
３図のデバイス構造は、第６図及び第７図に図示
の如くエミツタ、ベース又はコレクタを夫々表わ
すように付加された文字Ｅ，Ｂ，Ｃを有するよう
に、第１図の回路記号によりマークが付される。
第１図に図示の導電形は、これら第６図、第７図
に図示構造と一致する。かくして、Ｔ1E(n)は、
トランジスタT1のｎ形エミツタと一致する。こ
れらのラベルは、第６図、第７図に示され、それ
らは、前述したように第２図、第３図のコピーを
２枚つないだものである。第６図、第７図は、本
発明の理解のため便宜上使用されるものであるの
で、対称構造の両半分は、単一図面にラベルする
ことができる。原の第２図、第３図及び第５図
は、同一目的に役立つであろう。
第６図、第７図において、領域１は、ｎ形基板
領域である。領域２は、領域１に形成されたｐ形
ベース領域である。領域３は、ｐ形ベース領域２
に形成されたｎ形エミツタ領域である。
領域である。領域２は、領域１に形成されたｐ形
ベース領域である。領域３は、ｐ形ベース領域２
に形成されたｎ形エミツタ領域である。
領域１，２及び３は、第１図のバーチカルバイ
ポーラトランジスタT1を形成する。
ポーラトランジスタT1を形成する。
かくして、バーチカルトランジスタ領域Ｔ1E
(n)，Ｔ1B(p)及びＴ1C(n)は、夫々、第２図、第３
図の領域３，２及び１に対応する。これらの領域
は、第６図の下方半分上に、また第７図の右半分
上にラベルされた。バーチカルトランジスタ領域
Ｔ1E′(n)，Ｔ1B′(p)及びＴ1C′(n)の位置は、前に指
摘した如く、完全デバイスは、第２図、第３図に
示される配線中心線のまわりで対称的であるか
ら、第２図、第３図及び第８図の検討かから明ら
である。Ｔ1E′(n)，Ｔ1B′(p)及びＴ1C′(n)は、第６
図、第７図上にマークされている。
(n)，Ｔ1B(p)及びＴ1C(n)は、夫々、第２図、第３
図の領域３，２及び１に対応する。これらの領域
は、第６図の下方半分上に、また第７図の右半分
上にラベルされた。バーチカルトランジスタ領域
Ｔ1E′(n)，Ｔ1B′(p)及びＴ1C′(n)の位置は、前に指
摘した如く、完全デバイスは、第２図、第３図に
示される配線中心線のまわりで対称的であるか
ら、第２図、第３図及び第８図の検討かから明ら
である。Ｔ1E′(n)，Ｔ1B′(p)及びＴ1C′(n)は、第６
図、第７図上にマークされている。
これらの図面において、領域２０は、ラテラル
トランジスタT2′のｐ形エミツタ領域であり、領
域２と同時に形成される。それは、T2′であつて
T2ではないことに注意されたい。
トランジスタT2′のｐ形エミツタ領域であり、領
域２と同時に形成される。それは、T2′であつて
T2ではないことに注意されたい。
領域２は、ラテラルトランジスタT2のｐ形コ
レクタ領域である。領域２は、T1のベースとし
て作用するように前に確認されている。
レクタ領域である。領域２は、T1のベースとし
て作用するように前に確認されている。
かくして、ラテラルトランジスタ領域Ｔ2B(p)
及びＴ2C(p)は、夫々、第２図、第３図の領域２
０，２に対応する。ラテラルトランジスタ領域Ｔ
2E(p)及びＴ2C′(p)の位置は、T1′について前述し
たように、前記の対称面に基づく検討から明らか
である。これらの領域は、第６図、第７図上でマ
ークされている。第７図を特に参照するに（第３
図の２倍）、ラテラルトランジスタT2のエミツタ
領域Ｔ2E(p)は、ラテラルトランジスタT2′のエミ
ツタ領域Ｔ2E′(p)とコレクタＴ2C′(p)との間にあ
る。
及びＴ2C(p)は、夫々、第２図、第３図の領域２
０，２に対応する。ラテラルトランジスタ領域Ｔ
2E(p)及びＴ2C′(p)の位置は、T1′について前述し
たように、前記の対称面に基づく検討から明らか
である。これらの領域は、第６図、第７図上でマ
ークされている。第７図を特に参照するに（第３
図の２倍）、ラテラルトランジスタT2のエミツタ
領域Ｔ2E(p)は、ラテラルトランジスタT2′のエミ
ツタ領域Ｔ2E′(p)とコレクタＴ2C′(p)との間にあ
る。
同様に、Ｔ2E′(p)は、Ｔ2E(p)とＴ2C(p)との間に
ある。この特徴は、明細書第12頁第４行〜第７行
に次の如く説明されている。即ち、“ラテラル
pnpトランジスタのエミツタ領域が、ラテラル
pnpトランジスタの他のエミツタ領域によつて、
コレクタ領域から分離されることが示されよ
う。”バーチカルトランジスタT1のコレクタＴ1C
(n)とラテラルトランジスタT2のベースＴ2B(n)
は、バーチカルトランジスタT1′のコレクタＴ1
Ｃ′(n)及びラテラルトランジスタT2のベースＴ2
Ｂ′(n)となるように、一緒に接続される。コレク
タＴ1C(n)及びＴ1C′(n)は、また、一緒に接続され
る。これらの領域はまた共通である。２つのラテ
ラルトランジスタT2及びT2′のエミツタ及びコレ
クタは、１方のラテラルトランジスタの各エミツ
タが、他方のラテラルトランジスタのエミツタと
コレクタの間に配置又は位置されると云うインタ
リーブされた空間関係を有する。
ある。この特徴は、明細書第12頁第４行〜第７行
に次の如く説明されている。即ち、“ラテラル
pnpトランジスタのエミツタ領域が、ラテラル
pnpトランジスタの他のエミツタ領域によつて、
コレクタ領域から分離されることが示されよ
う。”バーチカルトランジスタT1のコレクタＴ1C
(n)とラテラルトランジスタT2のベースＴ2B(n)
は、バーチカルトランジスタT1′のコレクタＴ1
Ｃ′(n)及びラテラルトランジスタT2のベースＴ2
Ｂ′(n)となるように、一緒に接続される。コレク
タＴ1C(n)及びＴ1C′(n)は、また、一緒に接続され
る。これらの領域はまた共通である。２つのラテ
ラルトランジスタT2及びT2′のエミツタ及びコレ
クタは、１方のラテラルトランジスタの各エミツ
タが、他方のラテラルトランジスタのエミツタと
コレクタの間に配置又は位置されると云うインタ
リーブされた空間関係を有する。
ラテラルトランジスタT2の電流は、ベースＴ2
Ｂ(n)を介してエミツタＴ2E(p)からコレクタＴ2C
(p)まで流れ、エミツタＴ2E′(p)の下を通過して、
相応じてＴ2B′(n)を介してＴ2E′(p)からＴ2C′(p)ま
で流れ、Ｔ2E(p)の下を通過することは、第２
図、第３図及び第５図、又は便宜上の第７図の検
討から当業技術者には明らかとなる。更に、ラテ
ラルトランジスタT2及びT2′のエミツタ領域Ｔ2E
(p)が実質的に並列に離隔して配置されるか又は
分離した配置になることは、第２図、第３図及び
第５図又は、便宜上の第６図、第７図を検討する
ことにより明らかとなる。
Ｂ(n)を介してエミツタＴ2E(p)からコレクタＴ2C
(p)まで流れ、エミツタＴ2E′(p)の下を通過して、
相応じてＴ2B′(n)を介してＴ2E′(p)からＴ2C′(p)ま
で流れ、Ｔ2E(p)の下を通過することは、第２
図、第３図及び第５図、又は便宜上の第７図の検
討から当業技術者には明らかとなる。更に、ラテ
ラルトランジスタT2及びT2′のエミツタ領域Ｔ2E
(p)が実質的に並列に離隔して配置されるか又は
分離した配置になることは、第２図、第３図及び
第５図又は、便宜上の第６図、第７図を検討する
ことにより明らかとなる。
前述したラテラルトランジスタの空間的配置
が、ｐ形領域２，２０及び２２（また２′，２
０′及び２２′）のグループ分けを可能にするが、
たゞし、各グループ分けは、近似的に、同一動作
電位にあるので、形成された基板との接続は、実
質的に共通の金属化により被覆され（メツキさ
れ）、接続点の破壊強度を増大する。この特徴
は、金属領域５，５′により第５図に図示され、
それは、第１図の回路の端子MT２，MT１に
夫々対応し、夫々、結合した接続２，２０，２２
及び２′，２０′，２２′を取囲み、それ以上に延
びている。
が、ｐ形領域２，２０及び２２（また２′，２
０′及び２２′）のグループ分けを可能にするが、
たゞし、各グループ分けは、近似的に、同一動作
電位にあるので、形成された基板との接続は、実
質的に共通の金属化により被覆され（メツキさ
れ）、接続点の破壊強度を増大する。この特徴
は、金属領域５，５′により第５図に図示され、
それは、第１図の回路の端子MT２，MT１に
夫々対応し、夫々、結合した接続２，２０，２２
及び２′，２０′，２２′を取囲み、それ以上に延
びている。
第１の導電型の基板に、第２の導電型の２個の
領域を形成し、これら２個の領域の１方にバーカ
ル・バイポーラ・トランジスタとMOSトランジ
スタを形成し、このMOSトランジスタのゲート
を基板に接続することによつて、単方向性装置を
実現できることも明らかである。しかし、そのよ
うな構成は、MOSトランジスタのゲートが第２
の導電型の領域に接続され、しかも製造工程が簡
単な利点を有する上述した精巧な実施例に比較し
て、阻止電圧が減少しよう。ゼロのゲート電圧で
若干のソース・ドレイン電流が流れるようなデイ
プリーシヨン型のMOSによつて、分路抵抗器ＲB
の機能を兼ねさせることもできる。高阻止電圧の
特性を、ゼロクスロ特性とは別に使用することも
できる。
領域を形成し、これら２個の領域の１方にバーカ
ル・バイポーラ・トランジスタとMOSトランジ
スタを形成し、このMOSトランジスタのゲート
を基板に接続することによつて、単方向性装置を
実現できることも明らかである。しかし、そのよ
うな構成は、MOSトランジスタのゲートが第２
の導電型の領域に接続され、しかも製造工程が簡
単な利点を有する上述した精巧な実施例に比較し
て、阻止電圧が減少しよう。ゼロのゲート電圧で
若干のソース・ドレイン電流が流れるようなデイ
プリーシヨン型のMOSによつて、分路抵抗器ＲB
の機能を兼ねさせることもできる。高阻止電圧の
特性を、ゼロクスロ特性とは別に使用することも
できる。
第１図は基本的なスイツチの回路図、第２図は
双方向性装置の一方のサイリスタの平面図であつ
て、半導体基板内の異る導電型の種々の領域を詳
細に示す図、第３図、第４図は第２図の断面図で
あつて、サイリスタ単体の構成を更に詳細に示す
図、第５図は双方のサイリスタとそれらに付随し
たメタライズのパターンを示す完全な装置の平面
図である。第６図は、第２図の構造を中心線に対
して対称に接続した構造を示す。第７図は、第３
図の構造を中心線に対して対称に接続した構造を
示す。 図において、T1，T1′：バーチカル・トランジ
スタでありサイリスタを構成、T2，T2′：ラテラ
ル・トランジスタでありサイリスタを構成、
T3，T3′：FET、MT１，MT２：メイン端子、
ＲB，ＲB′：抵抗器、LED：光源用素子、１：ｎ
型基板、１００：半導体基板、２，２′：ベース
領域（ｐ型）、３：ｎ型エミツタ領域、２０：ｐ
型領域（T2′のエミツタ）、２０′：ｐ型領域（T2
のエミツタ）、２２，２２′：抵抗器ＲB，ＲB′、
２５：ｐ型領域、３５：ｎ型領域、４：ゲート絶
縁層、５，５′：メタライズ層、５５：メタライ
ズ部、５７：周辺のメタライズ基板。
双方向性装置の一方のサイリスタの平面図であつ
て、半導体基板内の異る導電型の種々の領域を詳
細に示す図、第３図、第４図は第２図の断面図で
あつて、サイリスタ単体の構成を更に詳細に示す
図、第５図は双方のサイリスタとそれらに付随し
たメタライズのパターンを示す完全な装置の平面
図である。第６図は、第２図の構造を中心線に対
して対称に接続した構造を示す。第７図は、第３
図の構造を中心線に対して対称に接続した構造を
示す。 図において、T1，T1′：バーチカル・トランジ
スタでありサイリスタを構成、T2，T2′：ラテラ
ル・トランジスタでありサイリスタを構成、
T3，T3′：FET、MT１，MT２：メイン端子、
ＲB，ＲB′：抵抗器、LED：光源用素子、１：ｎ
型基板、１００：半導体基板、２，２′：ベース
領域（ｐ型）、３：ｎ型エミツタ領域、２０：ｐ
型領域（T2′のエミツタ）、２０′：ｐ型領域（T2
のエミツタ）、２２，２２′：抵抗器ＲB，ＲB′、
２５：ｐ型領域、３５：ｎ型領域、４：ゲート絶
縁層、５，５′：メタライズ層、５５：メタライ
ズ部、５７：周辺のメタライズ基板。
Claims (1)
- １ ２個の逆並列対の結合トランジスタを具え、
その各々は、エミツタ、ベース及びコレクタを有
し、結合トランジスタ対の各々は、バーチカルト
ランジスタ及びラテラルトランジスタから形成さ
れ、対をなす結合トランジスタの各々のベース
は、同一対の他方のコレクタと共通であり、対を
なすバーチカルトランジスタのコレクタは、共通
の半導体領域に配置され、ラテラルトランジスタ
のエミツタ及びコレクタは、一方のラテラルトラ
ンジスタの各エミツタが他方のラテラルトランジ
スタのエミツタとコレクタ間にあるように配置さ
れることを特徴とするモノリシツク半導体双方向
トリガ装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US91631978A | 1978-06-16 | 1978-06-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS553694A JPS553694A (en) | 1980-01-11 |
| JPS6123666B2 true JPS6123666B2 (ja) | 1986-06-06 |
Family
ID=25437060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6877879A Granted JPS553694A (en) | 1978-06-16 | 1979-05-31 | Device for triggering monolithic semiconductor |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS553694A (ja) |
| DE (1) | DE2922926C2 (ja) |
| FR (1) | FR2434486A1 (ja) |
| NL (1) | NL185742C (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4400711A (en) * | 1981-03-31 | 1983-08-23 | Rca Corporation | Integrated circuit protection device |
| JPS58105572A (ja) * | 1981-12-18 | 1983-06-23 | Sanken Electric Co Ltd | ゼロクロス光サイリスタ |
| US4535251A (en) * | 1982-12-21 | 1985-08-13 | International Rectifier Corporation | A.C. Solid state relay circuit and structure |
| JP2633585B2 (ja) * | 1987-10-16 | 1997-07-23 | 株式会社東芝 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1546890A (fr) * | 1966-11-30 | 1968-11-22 | Philips Nv | Circuit de relais électronique |
| US3832732A (en) * | 1973-01-11 | 1974-08-27 | Westinghouse Electric Corp | Light-activated lateral thyristor and ac switch |
| GB1432697A (en) * | 1973-05-04 | 1976-04-22 | Standard Telephones Cables Ltd | Optically coupled semiconductive switching devices |
| US4001866A (en) * | 1974-08-22 | 1977-01-04 | Dionics, Inc. | Monolithic, junction isolated photrac |
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
-
1979
- 1979-05-31 JP JP6877879A patent/JPS553694A/ja active Granted
- 1979-06-06 DE DE19792922926 patent/DE2922926C2/de not_active Expired
- 1979-06-11 FR FR7914889A patent/FR2434486A1/fr active Granted
- 1979-06-14 NL NL7904684A patent/NL185742C/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| FR2434486B1 (ja) | 1984-09-07 |
| NL185742C (nl) | 1990-07-02 |
| FR2434486A1 (fr) | 1980-03-21 |
| JPS553694A (en) | 1980-01-11 |
| DE2922926A1 (de) | 1979-12-20 |
| DE2922926C2 (de) | 1986-05-07 |
| NL7904684A (nl) | 1979-12-18 |
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