JP2689378B2 - 制御回路付半導体電力素子 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体素子に関するものである。 従来の技術 相当量のエネルギー（数ワットから数十ワット、さら
に場合によっては数百ワット）を消費するランプ、モー
タ等の負荷の制御、ならびに、現在一般に使用されてい
るバイポーラパワートランジスタ、サイリスタまたはト
ライアック、パワー電界効果トランジスタおよびトラン
ジスタを組合せた回路（ダーリントン回路等）等の半導
体素子の電流の制御が必要とされることがしばしばあ
る。 現在、ハウジングやケースに収容された１個の半導体
チップを含むディスクリートな素子が使用されている
が、時には単一のハウジング中に収容された２個の半導
体チップ（例えばダーリントン回路の場合）を含むディ
スクリートな素子が使用されることもある。 これらの電力素子は独立に制御されなければならな
い。この制御は、プリント基板上に構成することのでき
る制御回路によって行われる。 従来の方法では、ハウジング内に収容された電力素子
は、別のハウジング内に収容された半導体チップ上に構
成された制御用集積回路に直接接続される。 最大限の機能を組み込んだディスクリートな素子、例
えば本発明の場合、電力素子とその制御用集積回路を組
み合わせたディスクリートな素子の実現に対する要求は
次第に高まっている。 しかし、かなり大きな障害がこの研究を阻んできた。 例えば、集積回路素子と電力素子を単一のハウジング
内に収容したい場合（単一ハウジング内にダーリントン
回路を組立てるため、１個のトランジスタ素子を別のト
ランジスタ素子に接続するようにする場合）、組立て技
術が集積回路素子と電力素子では全く異なることに気づ
く。 また、単一の半導体チップ上に電力素子と論理制御回
路を統合して組立てようとする場合、製造上の問題（集
積回路と電力素子とでは製造技術が全く異なる）に突き
当たり、それ以前にチップ上の素子のいずれか一方の電
気的動作の問題がある。電気的動作の問題は、以下の二
つの事実に起因する。すなわち、ひとつは、集積回路な
らびに電力素子の製造条件を同時に最適化することが難
しいことであり、もうひとつは、さらに重要な原因で、
電力素子は動作時、制御用集積回路に相当の擾乱を与え
ることである。実際、集積制御回路と電力素子はじかに
隣合っているだけではなく、単一の基板上に共に設置さ
れている。この基板全体には、電力素子の導通時に蓄積
されたキャリア（電子や正孔）が拡散する。 本発明は、比較的低い電圧（数ボルトから数十ボル
ト）ではあるが、高い電流（数アンペアから数十アンペ
ア）下で作動する電力素子とこの電力素子の制御用集積
回路とを単一チップ上に望ましい条件の下で組み込みこ
とを可能とする解決法を提供する。 問題点を解決するための手段 電力素子は、半導体基板の第１の部分上に形成され、
その基板の表面上に第１の主メタライズ層を、そして裏
面上には第２の主メタライズ層をそれぞれ有し、表面上
にはさらに、上記２つの主メタライズ層間の電流を制御
するための導通制御手段を備える。ここで、電力素子の
導通制御手段とは、パワーMOSトランジスタやサイリス
タなどの場合には、ゲート電極であり、パワーバイポー
ラトランジスタの場合には、ベース電極である。本発明
に従うと、基板の第２の部分の表面上に絶縁層が形成さ
れ、該絶縁層上には、多結晶またはアモルファスの半導
体材料を堆積後再結晶化して作られ、半導体基板とは接
触していない半導体層が形成される。その半導体層中に
制御回路が集積化される。この制御回路は、基板の第１
の部分上に形成されている電力素子の上記導通制御手段
に接続するとともに、マルチピン電力素子ハウジング内
に収容されるときに上記構造の半導体素子を外部接続ピ
ンに接続させるために用いられるパッドに接続してい
る。 本発明の特徴、目的、利点を添付の図を参照して以下
さらに詳しく説明することにより、明らかにする。 実施例 第１図は、単結晶半導体基板10に構成された本発明に
よる構造の主な構成要素を表わすために描かれたもので
ある。 この構造は２つの部分から成る。第１の部分はゾーン
Ａで表わされ、図の右側に位置する。第２の部分はゾー
ンＢで表わされ、図の左側に位置する。 実際上は、第２の部分をチップの中心の方に局在させ
たり、反対にチップの周辺に局在させたりすることがで
きる。第２の部分はまた、数個に分離することも可能で
ある。 ゾーンＡは電力素子を含む。この素子は、数アンペア
から数十アンペアの電流を第１主電極A1と第２主電極A2
間に流すためのものである。 第１主電極は基板の表面上に配置されたメタライズ部
12の形態をもつ。このメタライズ部は、ハウジング内に
収容されたときに外部ピンに電気的に接続することを可
能とする接続パッドを構成するため、一部分または全体
が露出している。上記パッドは図中に参照番号14で示さ
れている。 第２主電極としては、基板の裏面に位置するメタライ
ズ層16が用いられる。このメタライズ層は通常、裏面の
全体をおおっている。ハウジング内に組み込むときに、
基板の裏面を金属ベース（図には示されていない）にボ
ンデングできるよう、この金属層16は全体またはほとん
ど全体が露出している。上記金属ベースは、裏面の第２
主電極A2の電流リードの役割を果たす。 電力素子は普通、基板中に様々な導電型の複数の半導
体層を含んでいる。これらの半導体層は制御電流のスイ
ッチ動作をする。電力素子はさらに、このスイッチの制
御手段、すなわち、主電極A1とA2間の電流の制御手段を
備える。 例えば、電力素子がサイリスタやトライアック（交互
にNPNPと重ねられた４つの半導体層を有する）である場
合、制御手段はＰ層に設けられたトリガ電極である。こ
れに対し、電力素子がバイポーラトランジスタまたはダ
ーリントン回路である場合、制御手段は通常、トランジ
スタのベースである。 図は、電力素子として、拡散チャネルを備え、ソース
領域とドレイン領域とが交互に入り込んでいる縦型MOS
トランジスタを示している。 ソース領域18は、Ｐチャネル領域20内の上部表面上の
N⁺拡散領域であり、Ｐチャネル領域20もまた拡散領域
で、ソース領域18より深くしかも幅が広い。Ｐチャネル
領域は、互いに距離を置いて配置され、その間に基板全
体が構成するＮ型ドレイン領域が入り込んでいる。基板
の下部22はN⁺型の層で、裏面のメタライズ層16に良好に
接触している。ソース領域はメタライズとなっているの
が望ましい（第１主電極A1の接続パッド14に接続される
メタライズ部24）。裏面の単一の主電極A2に、表面の数
個の電力素子を接続し、いろいろな電極及び接続パッド
を表面に、設けることも可能である。 さらに、このトランジスタは、くし形のゲート25を備
えている。このゲート25は基板から絶縁され、チャネル
領域の導通制御のため該チャネル領域をおおっている。 このようなトランジスタの構造はありふれたものであ
り、技術的に異なるいろいろな方法で多様な構成が可能
であるので、詳しくは説明しない。 導通制御手段は、このようにくし形ゲート25によって
構成される。 ゾーンＢは電力素子の制御用集積回路を含む領域であ
る。この集積回路は、相当数の独立した素子を備えるこ
とができる（特に電界効果トランジスタでも、バイポー
ラトランジスタでもよい）。しかしこの集積回路は半導
体基板10内に直接形成されることはない。 この集積回路は、絶縁層28によって基板から完全に分
離された半導体層26内に形成される。完全に絶縁された
層というのは、いわゆる半導体層が、絶縁層上に形成さ
れていて、半導体基板に接触していない層であることを
単に意味する。しかし、回路を構成する素子が上記半導
体層中に形成されて、少なくともこの回路の出力が、基
本的には電気的（光学的でもよい）接続により、基板上
に設けられている電力素子の制御手段に接続されている
という意味で、この半導体層が完全に絶縁されているこ
とはもちろんない。 絶縁層28は、基板の表面上に別の方法（基板がシリコ
ン製の場合、熱による局部酸化）で形成することができ
る。その厚さは１ミクロンである。 半導体層26は表面上に一様に形成される。 この半導体層26は単結晶である。通常は、多結晶また
はアモルファスの半導体材料の蒸着によって得られる。
この場合、単結晶にするために続いて再結晶化される。
この層の厚さは応用の対象に応じて0.5ミクロンから数
十ミクロンの間で変えられる。再結晶化はレーザーまた
はランプによって行われる。この方法は、半導体層を局
部的に溶融させた後、その溶融ゾーンを再結晶化させる
べき領域全体に移動させるというものである。その溶融
された領域は冷却により再結晶化される。操作は、まず
例えば（絶縁層28の外側で）単結晶基板に直接接触して
いる層の部分を再結晶化し、次いで絶縁層の部分を再結
晶化し、次いで絶縁層28の上方に溶融領域を移動する。
いずれにせよ、再結晶化を容易にするため絶縁層28の幅
は40ミクロン以下であることが望ましい。絶縁層28はも
ちろん数個所あってもよい。 アモルファスまたは単結晶層の再結晶化の方法に関す
る詳細に関しては雑誌『アールシーエー レヴュー（RC
A Review）』第44巻 266ページ（1983年６月）を参照
されたい。 再結晶化の後、半導体層26にはエッチングを施して、
再結晶化領域を絶縁層28上のみに残す。あるいは、絶縁
層28上に残っている半導体層26の部分を基板からとにか
く完全に分離する。 制御用集積回路は、半導体層26内に形成される。その
ために必要な工程は、Ｎ型およびＰ型の不純物（ホウ素
とリン）の拡散、酸化、様々な材料（窒化ケイ素、シリ
コン酸化物、多結晶シリコン、アルミニウム等）の蒸
着、蒸着物質の選択的エッチング等である。 半導体層26内に形成される制御用集積回路は、電力素
子の制御手段に接続される。そのため、最も単純な場合
として、接続用導体30は、一方の側が制御用集積回路の
一部分と接触し（例えば、回路の出力段の電界効果トラ
ンジスタのドレインと接触している）、もう一方の側が
縦型MOSパワートランジスタのくし形ゲート25と接触し
た形で表わしてある。 電力素子がバイポーラトランジスタ（または駆動用ト
ランジスタを含む２または３個のトランジスタからなる
ダーリントン回路）であれば、制御用集積回路からの接
続導体は、半導体基板10内のトランジスタ（ダーリント
ン回路の場合は駆動用トランジスタ）のベース拡散領域
に直接接続することができるであろう。同様に、サイリ
スタの場合、接続はトリガ領域に接続するであろう。 さらに、制御用集積回路は、その機能を果たすため、
エネルギーが供給され、入力信号が入力されなければな
らず、また電力素子のグラウンドに対して正しい電圧と
なっていなければならない。例えば、この集積回路は、
センサーから受けた信号を解析し、これらの信号に従っ
て電力素子を動作させる必要があるかどうかを決める。 従って、ハウジング内に一旦組み込まれた本発明の半
導体素子は、制御回路を動作させるのに必要なエネルギ
ーと信号を受けるための接続ピンを有するはずである。
これらのピンは、１個のピンが電力素子の表面のメタラ
イズ部12に接続されるのと同様にして接続パッドに接続
される。 非常に細い金またはアルミニウムワイヤ（直径約１ミ
クロン）の一端がチップの接続パッドに、または他端が
外部ピンにボンディングされるという従来の集積回路の
組立て法とは反対に、制御用集積回路を外部に接続させ
るために、一般には電力素子専用に用いられる組立て法
を選択するのが望ましい。特に、各接続のためには、パ
ッド14の接続用と同様強固なピンを用いた組立て法を適
用するとよい。このピンの一端は、本発明の半導体素子
の表面上に形成されたメタライズパッドに（はんだ付け
されるために）直接押しあてられ、他端は、素子がハウ
ジング内に設置されると外部接続ピンとなる。この組立
て法を可能にするためには、特に、これらのパッド32、
34として充分に大きな面積のあるものを選択しなければ
ならない（従来の集積回路には広い面積は特に必要では
ない）。 一例として、図中に、２つの外部接続端子B1およびB2
を形成するため、集積回路用接続パッドを２つ示す。集
積回路の構成要素に接続される、対応するパッド32と34
は、半導体層26上か、または半導体層26とメタライズ部
との間にはさまれた絶縁層上、あるいはまた、基板10と
メタライズ部の間にはさまれた絶縁体（例えば絶縁層2
8）上に形成することができる。 消費電力がもっとも少ない電力素子（１アンペア未
満）については単に太い導線（直径50ミクロン）を用い
る組立て法を使用して、表面の接続パッドと外部ピンの
間を接続することができる。 本発明の半導体素子の表面全体は、外部接続用パッド
を除いて、絶縁層36によって覆われている。 以上のように制御用集積回路とく電力素子を統合して
あるため、電力素子の特性を（許容電流強度、制御電流
まだは制御電圧、逆電圧耐性等）、制御回路に悪影響を
与えることなく、最適化することが可能である。実際、
絶縁層28と半導体層26の形成に先立ち、電力素子に深い
拡散（特にサイリスタに関して）を施す。電力素子の表
面拡散（例えば、縦型MOSトランジスタのソース領域と
チャネル領域）もまた予め行うことができるが、この場
合、熱によって電力素子の拡散深度が大きく変化しない
ように、800〜900℃を超えない温度で制御回路の酸化と
拡散を行うよう注意を払わなければならない。電力素子
を最適化するのに都合のよい拡散深度と制御回路の拡散
深度が同程度の場合、電力素子の表面拡散と制御回路の
拡散を同時に行うことができる。 制御用集積回路の制御信号を電力素子に伝達するに
は、非電気的接続、すなわち制御回路の単結晶層と電力
素子の基板の間に電荷移動がない接続を用いるのが特に
望ましい。例えば、容量性接続が考えられるが、絶縁層
28の透明性を利用して光学的接続とすることもできる。
絶縁層26内に形成される光電子放出接合は光学制御信号
を発するはずである。すると、光子は絶縁層28を通って
流れ、光電子放出接合の下方にある基板の中の光検出素
子（ホトダイオード、ホトトランジスタ等）により集め
られる。このタイプの信号伝達により、電力素子の層中
に蓄積された電荷によって制御回路にもたらされる可能
性のある外乱ははさらに減少する。

【図面の簡単な説明】 第１図は、本発明に従う半導体素子の実施例の横断面を
示す図である。 （主な参照番号） A1……第１主電極、A2……第２主電極、10……半導体基
板、12……メタライズ部、14……接続パッド、16……メ
タライズ層、18……ソース領域、20……チャネル領域、
24……メタライズ部、25……くし形ゲート、26……半導
体素子、28……絶縁層、30……導電体、32……接続パッ
ド、34……接続パッド、36……絶縁層

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−100469（ＪＰ，Ａ) 特開 昭60−167373（ＪＰ，Ａ) 特開 昭57−40945（ＪＰ，Ａ) 特開 昭60−41244（ＪＰ，Ａ) 特開 昭55−138243（ＪＰ，Ａ) 実開 昭55−147757（ＪＰ，Ｕ) 実開 昭55−156449（ＪＰ，Ｕ) 実開 昭60−5147（ＪＰ，Ｕ) 実開 昭59−112940（ＪＰ，Ｕ)

Claims (1)

1. (57)【特許請求の範囲】 １．単結晶半導体基板の表面上の第１の主メタライズ部
   （A1）と、上記半導体基板の裏面上の第２の主メタライ
   ズ部（A2）と、上記表面上に形成され両メタライズ部間
   の電流の流れを制御する導通制御手段とを備えている電
   力素子に、制御回路を組み込んで構成され、且つ上記電
   力素子と上記制御回路とが、上記単結晶半導体基板上に
   形成されている、半導体素子であって、上記制御回路
   は、上記単結晶半導体基板の一部を覆う絶縁層（28）上
   に、多結晶またはアモルファスの半導体材料を堆積して
   再結晶化することによって形成されて、前記単結晶半導
   体基板には接触していない半導体層（26）内に構成され
   た集積回路であり、上記制御回路は、上記電力素子の上
   記導通制御手段に接続しており、更に、上記制御回路
   は、数本の外部接続ピンをもつ電力素子用ハウジング内
   に取り付けられるときに外部接続ピンに上記半導体素子
   を接続させるための接続パッドに接続されており、上記
   接続パッドが、他端が上記半導体素子を収容するハウジ
   ングの外部接続ピンを成す接続ピンの一端にはんだ付け
   接続されるようになされていることを特徴とする半導体
   素子。 ２．上記制御回路の上記集積回路が、非電気的接続手段
   を介して上記電力素子の制御手段に接続されていること
   を特徴とする特許請求の範囲第１項に記載の半導体素
   子。 ３．上記非電気的接続手段が上記絶縁層（28）を通過す
   る光学的接続であることを特徴とする特許請求の範囲第
   ２項に記載の半導体素子。