FR2721139A1 - Structure de circuit intégré à semiconducteur et son procédé de fabrication. - Google Patents
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Abstract
On forme un circuit intégré pour haute tension à partir d'un premier substrat (37) et d'un deuxième substrat (38) lié au premier substrat (37) au niveau d'une interface de liaison (39) en chauffant à 1200degré C environ jusqu'à ce que les deux substrats se lient ensemble du point de vue atomique. D'abord, on dote le premier substrat (37) de régions dopées différemment, comportant des régions P+ et N+ auxquelles sont fixés des contacts, comme le contact (40), pour former le circuit de commande (41). Au niveau de l'interface de liaison (39), est prévue une couche isolante (42) de SiO2 afin d'isoler le circuit de commande (41) vis-à-vis de la partie de haute tension du circuit, qui s'étend au-dessous de la couche de SiO2 (42).
Description
La présente invention concerne une structure de circuit intégré à semi-
conducteur comportant un dispositif de haute puissance et un dispositif de commande de faible puissance, ainsi qu'un procédé de fabrication de cette structure
de circuit intégré.
Dans de nombreuses applications, il est nécessaire d'inclure à la fois des dispositifs de haute puissance, travaillant par exemple jusqu'à 1 000 V, et des dispositifs logiques de commande, travaillant par exemple à 6 V seulement, sur le même dispositif intégré. Pour des raisons de coût, il est souhaitable de fabriquer le dispositif de haute puissance suivant une orientation verticale. Dans ce cas, si le dispositif de haute puissance et le dispositif logique de commande sont intégrés sur le même circuit intégré, des problèmes peuvent se poser au niveau de l'interface entre les deux dispositifs, o des variations de tension du dispositif de haute puissance peuvent affecter les tensions du dispositif logique de commande, de
façon à altérer son fonctionnement.
Dans le passé, on a abordé ce problème de différentes manières. Tout d'abord, en technique bipolaire, on a isolé les deux dispositifs en disposant une jonction npn semiconductrice latéralement entre les deux dispositifs et une couche
tampon conductrice au-dessous des deux dispositifs. Cette structure a pour incon-
vénient de demander, au cours du procédé de fabrication, des opérations supplé-
mentaires de masquage, dont le nombre peut être compris entre 14 et 16. De plus, la jonction npn, qui joue le rôle d'un transistor parasite, introduit des phénomèncs
de verrouillage à l'état passant et d'oscillations non voulues.
Selon une deuxième structure connue, on forme latéralement entre les dispositifs une surface hautement résistante. Cette technique est toutefois réservée aux dispositifs métal-oxyde-silicium à double diffusion latéraux (LDMOS), car aucune isolation verticale ne peut être réalisée. De plus, l'isolation est limitée à 600 V et, pour obtenir ce niveau, il faut en outre de très faibles fluctuations
d'épaisseur et de résistivité ( 2 % en résistivité), ce qui est très difficile à réaliser.
Même ainsi, les problèmes de variations de tension ne sont pas complètement
résolus.
Troisièmement, on a utilisé des barrières diélectriques de silicium polycristallin du substrat dans les dispositifs MOS à double diffusion (DMOS) et les dispositifs LDMOS pour isoler deux dispositifs latéraux. Alors que cette technique permet de réaliser une isolation à la fois du point de vue des oscillations
et de celui des variations de tension, elle nécessite de faire croître le silicium poly-
cristallin en une couche épaisse pour obtenir la résistance mécanique nécessaire, ce qui constitue un processus d'un coût élevé. Elle est également limitée à l'isolation
latérale, et tout gauchissement des plaquettes pendant la phase silicium poly-
cristallin est incompatible avec la définition de niveaux logiques.
Cest donc un but de l'invention de produire une structure de circuit intégré semiconducteur de haute puissance qui surmonte, ou au moins réduit, les
problèmes ci-dessus évoqués.
Par conséquent, selon un premier aspect, l'invention propose une structure de circuit intégré semiconducteur dans laquelle sont intégrés à la fois un dispositif d'une puissance relativement élevée et un dispositif de commande d'une puissance relativement faible, le dispositif de haute puissance comportant un transistor vertical dont au moins une couche s'étend au-dessous du dispositif de commande de faible puissance, et le dispositif de commande de faible puissance
étant verticalement isolé de ladite couche par une couche diélectrique.
De préférence, la couche diélectrique est faite de dioxyde de silicium.
Dans un mode de réalisation préféré, la couche diélectrique est produite au milieu
de la jonction entre deux substrats de silicium qui sont liés ensemble.
Selon un deuxième aspect, l'invention propose un procédé de fabrica-
tion d'une structure de circuit intégré semiconducteur dans laquelle sont intégrés à la fois un dispositif d'une puissance relativement élevée et un dispositif de commande d'une puissance relativement faible, le procédé comprenant les opérations suivantes: produire un premier substrat de silicium ayant une première surface;
fabriquer au moins partiellement le dispositif de puissance relative-
ment faible dans une première partie du premier substrat de silicium; produire un deuxième substrat de silicium possédant une première surface; lier ensemble les premières surfaces des premier et deuxième substrats de silicium, une couche diélectrique étant formée entre la première partie du premier substrat de silicium et la première surface du deuxième substrat de silicium; et fabriquer le dispositif de puissance relativement élevée dans une deuxième partie du premier substrat de silicium et dans le deuxième substrat de silicium de façon qu'il s'étende dans le deuxième substrat de silicium jusqu'à la première partie du premier substrat de silicium, mais en étant séparé de celle-ci
par la couche diélectrique.
De préférence, on fabrique le dispositif de puissance relativement faible dans le premier substrat de silicium de façon qu'une surface de la première partie se trouve à un niveau intérieur par comparaison avec la première surface du substrat et que la couche diélectrique soit formée entre la surface de la première partie et la première surface du deuxième substrat de silicium.
Dans un mode de réalisation préféré, la liaison s'effectue à une tempé-
rature élevée, de sorte que la couche diélectrique est formée de dioxyde de silicium
à partir de la première couche du deuxième substrat de silicium.
La description suivante, conçue à titre d'illustration de l'invention, vise
à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: les figures 1 à 17 montrent des étapes de la fabrication d'un premier mode de réalisation d'un circuit intégré semiconducteur selon l'invention; la figure 18 montre une structure de circuit intégré incorporant le premier mode de réalisation décrit en relation avec les figures 1 à 17; la figure 19 montre une structure de circuit intégré selon un deuxième
mode de réalisation.
Ainsi, comme représenté sur les figures 1 à 17, on fabrique une structure de circuit intégré de façon qu'il comporte un circuit de commande de faible puissance et un dispositif de haute puissance selon un premier mode de réalisation, en produisant un premier substrat de silicium 1, représenté sur la figure 1, qui a subi une prédiffusion à l'aide d'un agent dopant N de façon à constituer un substrat N. On applique à la surface supérieure 3 du substrat 1 une couche 2 d'agent photosensible de type réserve présentant un certain motif, une première couche d'oxyde 4 se trouvant entre la couche d'agent photosensible 2 et le substrat 1, comme représenté sur la figure 2. On grave ensuite le substrat 1 sur sa surface supérieure 3, à l'exception de l'endroit o la couche d'agent photosensible 2 a été placée, puis on retire la couche d'agent photosensible 2 et la première couche d'oxyde de façon à produire un substrat de silicium 1 qui est gravé de manière à
présenter une zone en creux 5, comme représenté sur la figure 3.
On fait ensuite croître épitaxialement une couche d'oxyde 6, comme représenté sur la figure 4, sur la surface supérieure 3 du substrat 1, y compris dans la zone en creux 5. Comme représenté sur la figure 5, on fait ensuite diffuser deux zones P+, 7 et 8, dans le substrat 1 en direction du bas de chaque côté de la zone en creux 5, après quoi on fait diffuser une zone N+ 9 profondément dans le substrat 1 en direction du bas de la zone en creux 5 entre les deux zones P+ 7 et 8, comme représenté sur la figure 6. Les impuretés P+ et N+ des zones 7, 8 et 9 sont alors entraînées plus profondément dans le substrat 1, comme représenté sur la figure 7, puis on fait diffuser une autre zone N+ peu profonde 10 dans le substrat 1 en direction du bas de la zone en creux 5 au voisinage de la première zone N+ 9, comme représenté sur la figure 8. On retire alors la couche d'oxyde épitaxiale 6 et on fait déposer une couche 11 d'oxyde sur toute la surface supérieure 3 du substrat
1, y compris la zone en creux 5, comme représenté sur la figure 9.
On fait maintenant déposer une première couche d'agent photosensible PR1 par dessus la couche d'oxyde 11, comme représenté sur la figure 10. Comme on peut le voir, puisque les côtés de la zone en creux 5 sont en pente, la couche d'agent photosensible PR1 est plus mince au-dessus des pentes qu'ailleurs. Par conséquent, si la gravure devait avoir lieu à cette étape, la couche d'oxyde 11 ne serait pas gravée en une surface plate exactement sur la zone en creux 5, comme
cela est nécessaire. Par conséquent, on grave la première couche d'agent photo-
sensible PR1 elle-même pour produire une couche 12 ne s'étendant qu'audessus de la zone en creux 5, comme représenté sur la figure 11, après quoi on la fait durcir aux ultraviolets et on la cuit au four jusqu'à l'état dur. On fait ensuite déposer une deuxième couche d'agent photosensible PR2 sur la première couche d'agent
photosensible PR1, ainsi que sur le reste de la couche d'oxyde 11, comme repré-
senté sur la figure 12. On grave ensuite celle-ci, en même temps que la couche 12 d'agent photosensible PR1, pour ne laisser la couche d'oxyde 11 qu'à l'intérieur de la zone en creux 5, sa surface plate 13 étant légèrement en dessous du niveau de la
surface supérieure 3 du substrat 1, comme représenté sur la figure 13.
On a fait prédiffuser un agent de dopage N dans un deuxième substrat de silicium 14 afin de produire une couche supérieure 15, qui est de type N-, et une couche inférieure 16, qui est de type N+. On retourne alors le premier substrat 1 de façon que sa surface supérieure 3 soit en contact avec la surface supérieure 17 de la couche supérieure 15 du deuxième substrat 14. On chauffe ensuite les deux substrats à environ 1 200 C jusqu'à ce que les deux substrats se fondent ensemble, du point de vue atomique, au niveau de l'interface de liaison 18 formée à la jonction de la surface supérieure 3 du premier substrat 1 et de la surface supérieure 17 de la couche supérieure 15 du deuxième substrat 14. Le chauffage provoque la formation d'une couche 19 de dioxyde de silicium dans l'intervalle entre la surface 13 de la couche d'oxyde 11 et la surface supérieure 17 de la couche supérieure 15 du deuxième substrat 14, comme représenté sur la figure 14. On soumet ensuite la plaquette composite 20 formée des deux substrats 1 et 14 liés ensemble à une opération de polissage et d'alignement dans l'appareil de traitement, et on forme une couche 21 de dioxyde de silicium sur sa surface 22 se trouvant au-dessus du circuit de commande, laquelle surface était précédemment, comme on peut le voir
sur la figure 15, la surface inférieure du premier substrat 11.
Comme représenté sur la figure 16, on grave ensuite la couche 21 de dioxyde de silicium afin de produire des accès pour contact électrique aux deux zones P+ 7 et 8. Ces zones ainsi que les zones N+ 9 et 10 et la couche d'oxyde 11 font partie du circuit de commande de faible puissance du circuit intégré. Pour former le dispositif de haute puissance, on fait d'abord diffuser une zone P 23 dans le deuxième substrat 14. Comme on peut le voir sur la figure 17, on fait ensuite diffuser d'autres zones de circuit de commande, comprenant une zone P 24 et une zone N 25, dans la surface 22 de la plaquette composite 20 entre la zone N+ 9 et la zone P+ 8. De plus, on fait diffuser une zone N+ 26 dans la zone P 23 du dispositif de haute puissance pour former son émetteur. On prolonge ensuite la couche 21 de dioxyde de silicium sur la surface 22 de la plaquette composite 20 au-dessus du dispositif de haute puissance et on réalise des contacts 27 à 32, à travers la couche 21 de dioxyde de silicium, avec les zones 8, 9, 24, 25, 23 et 26 respectivement. La zone N+ 16 du substrat 14, qui s'étend au-dessous du circuit de commande forme
le collecteur du dispositif de haute puissance.
Sur la figure 18, on peut voir le circuit intégré final, o le circuit de commande et le dispositif de haute puissance sont représentés en relation avec diverses autres parties du circuit intégré, lesquelles sont représentées comme comprenant d'autres régions N+ 33 et 34, ayant des contacts 35 et 36 respectifs. Le circuit intégré est destiné à un circuit intégré à transistors bipolaires à grille isolée
du type dit intelligent.
La figure 19 représente un deuxième mode de réalisation d'un circuit intégré pour haute tension qui est formé à partir d'un premier substrat 37 et d'un deuxième substrat 38 lié au premier substrat 37 au niveau d'une interface de liaison 39, de la manière ci-dessus décrite en relation avec le premier mode de réalisation de l'invention. Le premier substrat 37 est doté de régions qui sont dopées de façon différente, comprenant des régions P+ et N+ auxquelles sont fixés des contacts, comme le contact 40, afin de former le circuit de commande 41. Au niveau de l'interface de liaison 39, de la même manière que ci-dessus, il est formé une couche isolante 42 de SiO2 servant à isoler le circuit de commande 41 vis-à-vis de la partie de haute tension du circuit. La partie de haute tension comporte un transistor haute puissance 43 doté d'une région N+ d'émetteur 44 possédant un contact 45, d'une région P de base 46 possédant un contact 47, et d'une région N+ de collecteur 48 possédant un contact 49, et qui s'étend au-dessous de la couche de
SiO2 42.
Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du
dispositif et du procédé dont la description vient d'être donnée à titre simplement
illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas
du cadre de l'invention.
Claims (6)
1. Structure de circuit intégré semiconducteur dans laquelle sont intégrés à la fois un dispositif d'une puissance relativement élevée et un dispositif de commande d'une puissance relativement faible (41), caractérisée en ce que le dispositif de puissance élevée comporte un transistor vertical dont au moins une couche s'étend en dessous du dispositif de commande de faible puissance et le dispositif de commande de faible puissance est verticalement isolé de ladite
couche par une couche diélectrique (42).
2. Structure de circuit intégré semiconducteur selon la revendication 1,
caractérisée en ce que la couche diélectrique est faite de dioxyde de silicium.
3. Structure de circuit intégré semiconducteur selon la revendication 1 ou 2, caractérisée en ce que la couche diélectrique est formée au niveau de la jonction entre deux substrats de silicium (37, 38) qui sont liés ensemble de manière à
former la structure de circuit intégré semiconducteur.
4. Procédé de fabrication d'une structure de circuit intégré semiconduc-
teur, dans laquelle sont intégrés à la fois un dispositif d'une puissance relativement élevée et un dispositif de commande d'une puissance relativement faible (41), le procédé étant caractérisé en ce qu'il comprend les opérations suivantes: former un premier substrat de silicium (37) qui possède une première surface;
fabriquer au moins partiellement le dispositif de puissance relative-
ment faible dans une première partie du premier substrat de silicium; former un deuxième substrat de silicium (38) qui posséde une première surface; lier ensemble les premières surfaces des premier et deuxième substrats de silicium, une couche diélectrique (42) étant formée entre la première partie du premier substrat de silicium et la première surface du deuxième substrat de silicium; et fabriquer le dispositif de puissance relativement élevée dans une deuxième partie du premier substrat de silicium et dans le deuxième substrat de silicium afin qu'il s'étende dans le deuxième substrat de silicium jusqu'à la première partie du premier substrat de silicium, mais séparé de celle-ci par la
couche diélectrique.
5. Procédé de fabrication d'une structure de circuit intégré semiconduc-
teur selon la revendication 4, caractérisé en ce qu'on fabrique le dispositif de puissance relativement faible dans le premier substrat de silicium de façon qu'une surface de la première partie se trouve à un niveau intérieur par comparaison avec la première surface du substrat et en ce que la couche diélectrique est formée entre la surface de la première partie et la première surface du deuxième substrat de silicium.
6. Procédé de fabrication d'une structure de circuit intégré semiconducteur selon la revendication 4 ou 5, caractérisé en ce que la liaison se réalise à des températures élevées, de sorte que la couche diélectrique est faite de dioxyde de
silicium formée à partir de la première couche du deuxième substrat de silicium.
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|---|---|---|---|---|
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0176747A1 (fr) * | 1984-08-31 | 1986-04-09 | Kabushiki Kaisha Toshiba | Substrat semi-conducteur en silicium à couche isolante enterrée et son procédé de fabrication |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2587841B1 (fr) * | 1985-09-24 | 1988-09-16 | Efcis | Composant semi-conducteur de puissance et logique de commande associee |
| US5204282A (en) * | 1988-09-30 | 1993-04-20 | Nippon Soken, Inc. | Semiconductor circuit structure and method for making the same |
| US4908328A (en) * | 1989-06-06 | 1990-03-13 | National Semiconductor Corporation | High voltage power IC process |
| US5389569A (en) * | 1992-03-03 | 1995-02-14 | Motorola, Inc. | Vertical and lateral isolation for a semiconductor device |
-
1994
- 1994-06-10 FR FR9407119A patent/FR2721139A1/fr active Pending
-
1995
- 1995-05-16 GB GB9510129A patent/GB2290905A/en not_active Withdrawn
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- 1995-06-07 JP JP7163102A patent/JPH07335886A/ja active Pending
- 1995-06-09 DE DE19521142A patent/DE19521142A1/de not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0176747A1 (fr) * | 1984-08-31 | 1986-04-09 | Kabushiki Kaisha Toshiba | Substrat semi-conducteur en silicium à couche isolante enterrée et son procédé de fabrication |
Non-Patent Citations (1)
| Title |
|---|
| T. OHOKA ET AL.: "A wafer bonded SOI structure for intelligent power ICs", PROCEEDINGS OF THE 5TH INTERNATIONAL SYMPOSIUM ON POWER SEMICONDUCTOR DEVICES AND ICS, 18 May 1993 (1993-05-18), MONTEREY, CA, USA, pages 119 - 123 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07335886A (ja) | 1995-12-22 |
| GB9510129D0 (en) | 1995-08-02 |
| GB2290905A (en) | 1996-01-10 |
| KR960002885A (ko) | 1996-01-26 |
| DE19521142A1 (de) | 1995-12-14 |
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