KR19980702003A - 규화물 층을 갖는 층 구조물 및 이러한 층 구조물의 제조방법 - Google Patents

규화물 층을 갖는 층 구조물 및 이러한 층 구조물의 제조방법

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Abstract

본 발명은 규소를 함유하는 표면상에 형성되는 규화물 층을 갖는 층 구조물에 관한 것이다. 본 발명의 목적은 선행 기술의 단점을 야기하지 않으면서 구조성분을 제조하는데 사용될 수 있는 형태의 층 구조물을 제조하는 것이다. 이러한 목적을 위해 적어도 일부분의 규화물 층을 나머지 부분의 규화물 층의 상대편에 당해 부분의 층 평면에 수직방향으로 도입되도록 배치시킨다. 이러한 방식으로 이러한 형태의 층 구조물을 갖는 상이한 전자 부품성분들이 제공될 수 있다.

Description

규화물 층을 갖는 층 구조물 및 이러한 층 구조물의 제조방법
마이크로 전자 분야에서 특히 규소 속에 그레이빙(graving)된 구조, 금속 전도체 구조 또는 반도체 구조로 이러한 층 구조물은 다수의 용도를 위해 점점 더 중요해지고 있다. 예를 들면 그레이빙된 내부 연결부를 제조하기 위해 지금까지는 적당한 층 구조물 및 적당한 제조방법이 존재하지 않았다.
선행 기술상태로서 사실상 제조단계로서 석판인쇄에 의한 구조물의 제조 및 경우에 따라 선택적으로 금속을 침착시키고, 그레이브를, 예를 들면 SiO2로 충전시키고 과잉의 침착된 금속을 제거시키는, 규소중 그레이브의 에칭을 제안하는 방법이 공지되어 있다.
이러한 방법은 비용이 매우 많이 들고 무엇보다도 μm 이하 크기의 구조에는 특히 문제가 된다. 추가로 이러한 방법에 있어서는 금속/규소 경계면이 목적하지 않은 가장자리 커버링에 의해 오염되는 위험이 불가피하다. 따라서 이를 사용하여 적층성 층을 제조할 수가 없다.
마이크로 전자분야에 있어서, 공지된 기술로서 문헌(참조:Silicides and Contacts for ULSI in Handbook of Multilevel Metallization for Integrated Circuits, Herausgeb. S. R. Wilson und C. J. Tracy, Noyes Publications, S 32-96, 1993)으로부터 층 구조물, 특히 금속 산화물 전계효과 트랜지스터(MOSFET)의 소스, 게이트 및 드레인의 금속화를 위해 사용될 수 있는 2개의 규화물, TiSi2및 CoSi2가 공지되어 있다. 2개의 규화물은 규화물 형성에 있어서 자체조절 방법을 허용하고 약 15μOhmcm의 작은 전기저항을 특징으로 한다. 적층 CoSi2층에 있어서의 평면 p+/n 전환수행은 다결정성 금속화에 비해 유리하다. 문헌(참조:Appl. Phys. Lett. 58, S 1308-1310, 1991)으로부터 소위 Ti-Co-공정으로 스퍼터 디포지션 및 템퍼링에 의해 제조되는 단결정성 CoSi2층이 공지되어 있다.
단결정성 CoSi2층은 다결정성 층에 비해 사실상 높은 열 안정성을 나타낸다:단결정성 CoSi2층, 특히 규소 속에 그레이빙된 것은 약 1200℃까지 안정하다.
그러나 위에서 언급한 규화물에 대한 방법은 오염 뿐만 아니라 질적으로 불충분한 부동태화(passivation)의 문제를 해결할 수 없기 때문에 층 구조물의 제조에는 적당하지 않다.
본 발명은 청구의 범위 제1항의 전제부에 따른 층 구조물의 제조방법에 관한 것이다. 또한, 본 발명은 청구의 범위 제12항의 전제부에 따른 규화물 층을 갖는 층 구조물에 관한 것이다. 추가로 본 발명은 이러한 층 구조물을 함유하는 전자 부품성분에 관한 것이다. 마지막으로 본 발명은 이러한 층 구조물을 제조하는 방법에 관한 것이다.
도 1은 규화물을 갖는 표면 및 그레이빙된 금속화 평면 및 SiO2에 의한 영역 Ⅱ 및 영역 Ⅲ의 국부적인 전기 절연부를 나타낸다. 영역 Ⅰ 및 영역 Ⅱ는 그레이빙된 내부 연결부에 의해 연결된다:(a) 고저항 웨이퍼상의 규소 에피-층, (b) SOI 기판상의 규소 에피-층.
도 2는 본 발명에 따른 방법의 개별 공정 단계를 개략적으로 도시한 것이다:(a) 규소 기판상의 규화물 층, (b) 국부적 산화를 위한 SiO2-층 및 Si3N4-층으로 이루어진 산화 마스크, (c) 커버링되지 않은 위치에서 규화물 층 위에 이산화규소의 형성; 기판방향으로 규화물 층의 국부적 변동, (d) 규화물 층은 진행되는 산화에 의해 상이한 평면으로 다수의 적당한 영역으로 분리된다.
도 3은 본 발명에 따른 방법을 이용하여 짧은 커낼(canal) PBT의 제조방법을 나타낸다:(a) n-에피-층을 갖는 n+-Si(100) 위의 도 2의 (d)에 따른 구조물의 변형, (b) 짧은 커낼-PBT 구조, (c) 그레이빙된 추가의 규화물 층을 갖는 짧은 커낼 PBT.
도 4는 그레이빙된 규화물 층의 구조과정을 나타낸다:(a) 이중 규화물 층, (b) 국부적 산화를 부분적으로 수행한 후의 구조, (c) 국부적 산화가 종결된 후의 구조.
도 5는 수직 MOSFET의 제조과정을 나타낸다:(a) 본 발명의 방법에 따라 제조되는 산화 마스크 제거 후의 MESA-구조, (b) 접촉부(S는 소스(돌출부), G는 게이트(조절전극) 및 D는 드레인(함몰부)을 나타낸다)를 갖는 수직 MOSFET 구조, (c) SOI-기판상의 수직 MOSFET.
도 6은 수직 MOSFET를 제조하는 도 5에 대한 대안의 제조과정을 나타낸다:(a) 제조과정에 따라 제조되는, 건식 에칭에 의해 산화물을 부분적으로 제거한 후의 MESA-구조, (b) (선택적으로) 질화물 층을 제거한 후의 구조, (c) 산화물의 화학적 습식제거 및 열에 의한 게이트-산화물 형성 후의 구조, (d) 게이트-접촉부의 침착 및 질화물 마스크의 제거 후의 수직 MOSFET(S는 소스, G는 게이트 및 D는 드레인을 나타낸다).
도 7a, 7b는 규화물 중간층(도 6에서와 같은 선영)을 갖는 수직 인버터의 개략적인 구조를 나타낸다; IN 및 OUT는 도입 및 배출을 나타내고, Vdd 및 Vss는 드레인(돌출부) 및 소스(함몰부)를 나타낸다:(도 7a) n- 및 p-커낼 MOSFET를 위한 규화물 층들 사이의 규소-공여 층의 구조, (도 7b) 측면도.
도 8은 MESA-구조의 제조 및 Si-Ge-MODFET에 의한 금속화를 나타낸다. Si-SiGex를 갖는 것을 특징으로 하는 층은 상이한 게르마늄 함유물의 여러가지 Si- 및 Si-Ge-층으로 구성된다. 깊숙히 위치하는 규화물 층은 MODFET의 커낼과 접촉한다.
도 9는 SOI상의 규소-도파관중 위상조절을 위한 규화물 격자로 구성된 단편:(a) 심층 변화되는, 연결된 규화물 구조, (b) 일시적인 규화물 격자(개략적).
따라서, 본 발명의 목적은 규소-기술의 분야에서 부품성분을 제조하기 위해 사용될 수 있고 선행 기술에서 나타나는 단점이 발생하지 않거나, 적어도 현저히 감소되는, 상기한 종류의 층 구조물을 제조하는 것이다. 또한 본 발명의 목적은 단점을 나타내지 않는 당해 층 구조물의 제조방법을 제공하는 것이다.
본 발명의 추가의 목적은 규소 기술분야에서 사용될 수 있는, 이러한 층 구조물을 함유하는 부품성분을 형성하는 것이다.
이러한 본 발명의 목적은 전체적으로 청구의 범위의 제1항 및 제12항 및 제18항 또는 제19항의 특징부에 따른 방법 및 층 구조물 및 전자 부품성분에 의해 해결된다. 이러한 교시내용의 추가의 형태는 각각 관련 종속항 제2항 내지 제11항 및 제13항 내지 제17항에 나타난다.
규화물 층을 국부적으로 산화시킬 때 산화부위중에 당해 층은 경계면으로부터 규화물 층의 내부에서 SiO2로 산화되는 것이 확인된다. 그러나 또한, 동시에 이러한 규화물-경계면의 상대편에 위치하는, 규소를 함유하는 표면 및 기판표면과 결합된 경계면에서 국부적인 산화시 규화물은 규소로 된다.
결국 놀랍게도 이러한 방식으로 국부적으로 산화된 범위에서 층의 내부 깊이에 있어서 변화된 규화물 층의 부분이 제조된다. 동시에 이러한 층 구조물은 변형된 범위에서 파형을 이룬 규화물 층이 매우 놀랍게도 동일한 층 형태, 특히 층의 결정특성 뿐만 아니라 평활도의 유지와 관련하여 동일한 층 형태를 나타낸다.
규소의 국부적 산화에 대해서는 공지되어 있고 표준에 따라 인접한 구성성분의 절연을 위해 매우 그리고 최고로 집적된 회로가 사용된다(참조:Stanley Wolf, Silicon Processing for the VLSI Era, Vol. 2, Process Integration, Lattice Press, Sunset Beach, CA, 1990).
이로써 산화되는 동안 산화 마스크로 커버링되지 않은 위치에서 SiO2는 규소 기판 속으로 함몰되고 이러한 방식으로 당해 위치에서 국부적으로 전기 절연된 SiO2층이 형성된다. 그러나, 지금까지 공지된 국부적 산화의 작용내용은 여기에 국한된다.
본 발명은 지속적인 산화시 관계되는 영역이 인접한 층영역에 대해 깊이에 있어서 점점 더 이동하여 형성되는 것이 확인되었다.
특히, 청구의 범위 제2항에 따른 본 발명의 이점은 국부적으로 이동한 층 영역이 결국 인접한 층 영역으로부터 단절되고 이러한 방식으로 층의 특성을 유지하면서 분리된 층 영역이 형성되는 것이다. 이에 의해, 예를 들면 국부 산화의 진행 시간을 적당하게 선택하여 분리가 진행된 후 산화공정의 방향으로 목적하는 인접한 층 영역을 조절할 수 있다.
청구의 범위 제3항의 특징부의 전체적인 내용에 따라 제조되는 경우:즉 국부적 산화에 앞서 규화물 층을 부분적으로 또는 완전히 하나 이상의 추가의 층을 도포 및 형성함으로써 규소에 그레이빙된 층이 존재하고 국부적으로 산화되는 경우 제조방법은 매우 유리하다.
이러한 경우 우선 상부에 존재하는 층 또는 상부에 존재하는 층들을 산화시킨다. 결국 산화공정은 규화물 층에 도달하고 이러한 층의 국부적 산화가 수행되는, 특히 산화공정의 기간에 대해 조절할 수 있을 정도로 진행된다.
국부 산화는 산화분위기 속에서 풍부한 에너지의 국부적 침착부에 의해 층 구조물의 목적하는 위치에서 수행된다. 이로써 예를 들면, 국부적으로 매우 제한된, 예를 들면 레이저와 같은 광의 집속을 사용하여 배향되는 층 구조물의 국부적인 영역을 고정시키고 이러한 방식으로 레이저의 풍부한 에너지 성능에 의해 층이 국부적으로 산화되는 것을 제안할 수 있다.
본 발명에 따른 방법의 적절한 변형은 청구의 범위 제4항에 따라 규화물 층상에 형성되는 마스크를 사용하는 것이다. 따라서 에너지는 열처리에 의해 오븐 속에서 수행될 수 있다. 이로써 마스크는 청구의 범위 제5항과 유사하게 형성되는 방식으로 생성될 수 있다. 이때 SiO2는 국부적으로 산화되기 위해 제공되는 영역을 형성하기 위해 구조물을 형성할 수 있다. 그러나 이러한 처리의 또 다른 방식은 배제될 수 있으며; 이러한 방식으로 SiO2층이 에칭 정지물질로서 사용될 수 있다. 규화물 층의 국부적 산화를 위해, 경우에 따라 존재하는 SiO2층이 규화물 층 속으로 성장하는 당해 층의 산화공정을 개시시키기 때문에 구조물 형성에 관한 이러한 선택은 사실상 중요하지 않다.
규화물 층은 다결정성으로 형성될 수 있다. 특허 청구의 범위 제6항에 따른 특정한 목적을 위해서는 단결정성으로 형성될 수 있다. 청구의 범위 제7항에 따른 규화물로서 금속성의 전도성 물질, 특히 CoSi2을 선택할 수 있는 한, 이러한 방식으로, 예를 들어 규소중의 내부 접촉구조물이 형성될 수 있다. 기타의 목적을 위해 반도체 규화물을 선택하는 것도 유용하다.
청구의 범위 제9항에 따라 국부적 산화가 다수 및 적어도 부분적으로 기타의 층 구조물의 위치에서 수행되는 경우, 본 방법은 특히 유리하다. 이러한 방식으로 규소를 함유하는 물질 및 규소계 기판의 다수의 상이한 평면에 그레이빙된 규화물 구조가 제조된다.
이로써 개별적인 요건에 상응하는 3차원의 전도성 및/또는 반도체성 규화물 구조를 층 구조물로 제조할 수 있거나 이미 제조된 구조물의 경우에는 이를 청구의 범위 제20항에 기술한 내용에 따라 새로 구조화하여 적당한 구조물 또는 부품성분을 제조할 수 있다.
또한 표면 규화물 층과 결합된, 그레이빙된 규화물 층은 본 발명에 따른 방법을 이용하여 국부적 산화에 의해 제조될 수 있다. 국부적인 산화물(산화물을 갖는 규화물)을 수득하는 경우, 그레이빙된 규화물이 형성되고, 함몰된 다음 이어서 본래의 층으로부터 분리된다. 이에 의해 그레이빙된 규화물 층은 국부적으로 구조화될 수 있다.
매우 유리한 방식으로 청구의 범위 제10항에 따라 층 구조물에 존재하는 규소를, 예를 들면 이온이식을 사용하여 공간적으로 한정된 영역에서 p- 또는 n-공여될 수 있다. 특히 그레이빙된 규화물 층의 하부 영역을 이온 이식시킬 수 있고 이러한 방식으로 규소가 제한적으로 공여된다.
결국 청구의 범위 제11항에 따라 규소를 함유하는 표면(1)으로서 결정배향된(1-0-0) 규소기판(1)의 표면이 선택될 수 있다.
규화물 층은 국부적 산화에 앞서 석판인쇄에 의해 제조하여 산화공정 후 본래의 규화된 영역에 그레이빙 규화물 층이 여전히 존재하도록 할 수 있다. 이는 공정단계로(동일한 마스크를 사용하는 열에 의한 산화) 평평한 절연부 및 그레이빙된 규화물 층(예를 들면, 내부 연결부를 위한 그레이빙된 금속화)이 수행될 수 있는 가능성을 제공한다.
국부적 산화를 수행하기 위해 산소 또는 수증기 중에서 템퍼링을 수행할 수 있다. 그러나 또한 이와 관련하여 예를 들면, 산소-질소 혼합물과 같은 기체 혼합물도 제안할 수 있다. 이러한 방식으로 특별한 종류의 국부적 산화, 즉 간단한 국부적 산화 위치에서 다수의 용도를 기대할 수 있는 산화물-질화물을 형성할 수 있다. 통상적으로, 예를 들면 적절하게 열적 부담을 감소시키기 위해 국부적 산화는 상승된 기체압력하에, 예를 들면 고압장치 속의 산소로 수행될 수 있다. 적당한 기체 혼합물 및/또는 상승된 기체압력을 선택하여 층 구조물의 품질 및 제조방법의 특성을 추가로 향상시킬 수 있다.
규소계 기판용 재료는 각각 필요에 따라 다양하게 선택될 수 있다. 특히 지적되는 것은 다음과 같다:
- 상이한 공여층 및 공여 구조물을 갖는 에피-규소 디스크,
- Si-조절층, 예를 들면 그레이빙된 Si1-x-Gex, Si-C,
- SOI(절연체, 예를 들면 SIMOX, BESOI상의 규소; 사파이어상의 Si),
- SOM(금속상의 규소) 기판(예를 들면 규소 속에 그레이빙된 CoSi2-층).
전체적으로 본 발명에 따른 방법 및 층 구조물은 다음과 같은 특징을 나타낸다:
깊이면에서 이동한 2개의 층은 이들을 둘러싼 규소상에 결합된다. 사용되는 규화물에 있어서, 예를 들면 CoSi2와 같은 금속이 중요하며, 이에 의해 동시에 규화물 구조의 탁월한 부동태화에 있어서 전기적으로 서로 분리된 2개의 금속화 평면이 형성된다.
국부적 산화에 의해 제조되는 규화물 및 규소는 금속성 규화물을 사용함으로써 금속화되고 SiO2에 의해 부동태화된 메사 구조물을 형성하는데, 이는 특히 수직 부품성분을 위한 초석이다. 필요한 경우, 질화규소 이외에 산화규소도 선택적으로 용이하게 제거시켜 임의의 메사-구조물을 형성할 수 있다.
질화규소를 제거한 후, 후속적으로 예를 들면 규화물에서 또는 규화물에 의한 저에너지-이식에 의해 금속화된 표면 하부에서 규소이 공여에 의해 저항 접촉을 일으킬 수 있다. 이러한 공정은 표면 근처의 SiO2의 공여가 절연 특성에 영향을 주지 않기 때문에, 추가의 마스크 없이 수행될 수 있다.
규화물중 이식을 수행하는 경우, 템퍼링에 의해 예를 들면 CoSi2로 이루어진 공여물질을 수득할 수 있고 이에 의해 매우 평면적인 공여에 도달할 수 있다. 측면 확산-다른 경우 빈번한 문제-은 규화물의 측면상 SiO2-한정에 근거한다(실시예 1 참조).
전체적으로 본 발명은 층 구조물에 작용하는 다음과 같은 이점을 나타낸다:
- 자기조절성,
- 적고 간단한 공정단계,
- 적당한 열처리 부담, 특히 습식산화의 경우(적은 열처리 예산).
층 구조물은 특히 고온에 안정하여(예를 들면, 각각의 재료 및 층 두께에 따라(예, 1100℃ 이상에서 100nm 두께의 CoSi2)) 추가의 층 구조물을 제조하기 위한 고온에서의 추가의 공정이 가능하다. 특히 내부 성장과정에 근거하여 경계면(규화물-규소, SiO2/규소)의 오염은 배제되고 이로써 탁월한 품질의 단결정성 그레이빙된 규화물 구조를 제조할 수 있다.
규화물 층으로서 금속적의 전도성 표면층이 선택되는 한, 이러한 표면 금속화로부터 당해 방식으로 2회 또는 3회 반복적으로 사용하여 다수의 금속화면을 수득할 수 있다.
이외에 규화물에 대한 다양한 구조화 방법이 제공된다; 이러한 구조는 현미경에 의해 확대될 수 있거나(예를 들면 규소 디스크와 관련하여) 서브-μm 폭의 범위에 존재한다. 이는 반응성 이온에칭을 사용하지 않고 2개의 중요한 규화물, CoSi2및 NiSi2를 제조하기 때문에, 실온에서 Co 및 Ni가 F 또는 Cl과 비증발성 결합되기 때문에 더욱 더 중요하다.
또한 본 발명에 따른 층 구조물로서 본 발명에 따른 방법은 수직 이동제, 예를 들면 LOCOS-PBT, 수직 MOSFET, 유사-수직이행 FET의 범위에서 사용될 수 있다. 또한 그레이빙된 공여층(함몰층)의 접촉범위에서, 예를 들면 신규한 센서의 개발 또는 고진동수-금속화 구조(공평면성 및 마이크로스트립플린-기술)와 같은 마이크로 시스템 기술에서 광 검출제, 규소계 광학 도파관, 도파관용 결합성분 또는 변조기는 본 발명의 방법 및 층 구조물이 사용되는 용도이다.
이후 실시양태와 개략적으로 도시한 도면과 관련하여 본 발명을 설명한다.
[실시예 1(도 2)]
규소기판(1)에 우선 규화물 표면층(2)을 침착시킨다. 규화물 층(2)은 금속성(예를 들면 CoSi2)이지만, 또한 반도체성(예를 들면 β-FeSi2)이며, 바람직하게는 평활도 및 형태론상 양호하다(도 2의 (a)). 열적으로 고도의 안정성을 나타내기 때문에 평활도가 높고 경계면의 거칠기가 미미한 적층성 층이 가장 적당하다.
이어서 SiO2-박층(4)(두께 약 10nm)을, 예를 들면 열에 의한 산화(예를 들면 RTA중의 건식산화)에 의해 형성시키고, 이 위에 사실상 더 두꺼운 Si3N4-층(5)(전형적으로 50nm 이상, 예를 들면 150nm)을 피복시킨다. 연속해서 Si3N4-층은 건식 에칭에 의해 제조된다(도 2의 (b)). SiO2층이 에칭되지 않은 위치에서 함께 에칭되거나 에칭 정지층으로서 사용되는지의 여부는 중요하지 않다.
제조되는 층 구조물의 열에 의한 산화가 수행된다. 산화는 습식 뿐만 아니라 건식으로도 수행될 수 있다. 고온을 피해야 하는 경우, 습식 산화가 바람직할 수 있다. 산화되는 동안 제조되는 규화물(2) 및 규화물 층(2)상의 SiO2-층은 질화물(5)로 커버링되지 않은 위치에서 규소(1) 속으로 함몰된다. 이에 의해 도 2의 (c)에 나타낸 바와 같이 산화영역과 산화되지 않은 영역 사이의 수행위치에서 본래의 평면상 규화물 층(2)의 변형이 이루어진다.
그러나 규화물 층(2)은 연결되어 있고-매우 좁은 수행영역을 제외하고는-층의 평활도를 유지하고 있다. 이에 의해 간단하게 평평한 표면층으로부터 깊이면에서 변화된 파형 형성하는 규화물 층이 제조될 수 있다.
산화가 진행되면서 규화물 층(2)은 규소(1) 속으로 더욱 깊이 함몰되고 매우 특수한 효과를 일으킨다:즉 도 2의 (d)에 나타낸 바와 같이(규화물, 규화물 층 및 공정수행에 의존하는) 임계 산화깊이에서 규화물 층(2)이 정확히 수행영역에서 단절된다. 또한 사실상 산화물의 하부에서도 층은 평평하고 연결되어 있다. 규화물의 층 두께는 산화되는 위치에서 확산 분배에 의해 제한적으로 약 20% 정도 줄어든다.
또한, 규화물 층(2)의 단절은 예를 들면 이미 국부적으로 산화되었으나 여전히 연결되어 있는 규화물 층(2)의 단시간 템퍼링과 같은 열처리에 의해 작은 SiO2-층 두께를 수득할 수 있다(예를 들면 두께가 약 70nm인 CoSi2-층에 있어서 RTA 1000℃에서 60초).
질화물 층(5) 및 표면 산화물을(예를 들면 건식에칭에 의해) 제거하면 도 2의 (e)에 나타낸 바와 같이 둘로 분리된 규화물 면을 갖는 거의 평평한 구조물이 형성된다.
[실시예 2(도 3)]
짧은 커낼을 갖는 LOCOS-투과성 기본 트랜지스터(PBT)의 제조방법
고도로 공여된 n-Si(100) 웨이퍼상에 Si-층(1)에 의해 공여된 리튬-에피 층(1)을 100*1015cm-3및 약 200 내지 500nm의 두께로 피복한다. 이어서 CoSi2-층(2)(약 30 내지 100nm)을 침착시킨다. 특히 매우 작은 구조(마이크론 이하)에 대해 적층 CoSi2-층(2)이 가장 적당하게 나타나며, 당해 층은 소위 분자 빔-적층효과, 분자 빔-알로탁시(Allotaxy)의 Co-Ti-공정에 의해 또는 이온 빔 합성에 의해 제조될 수 있다.
국부적 산화를 수행하기 위해 약 10nm 두께의 얇은 SiO2-층(4) 및 100nm 두께의 Si3N4-층(5)을 침착시킨다(도 2의 (b)에서와 같이). 850℃에서 45분 동안의 국부적 습식산화에 의해 약 300nm 두께의 SiO2-층이 CoSi2-층(2)상에 형성된다(도 3의 (a)). 수행위치에서 확실한 단절을 보장하기 위해 시료를 후속적으로 열처리할 수 있다(예를 들면 70nm의 CoSi2에 있어서 1000℃에서 60초 동안). 템퍼링 조건은 규화물 및 산화물의 층 두께에 맞춰야 한다.
연속적으로 질화규소(5) 및 소스 접촉위치에서의 SiO2를 제거한다. 저항 소스 접촉물을 제조하기 위해 평면 이식이 사용된다(도 3의 (b)). 이로써 SiO2속으로의 평면 이식은 SiO2의 전기절연 상태를 방해하지 않는다. 이어서 이렇게 이식되는 공여층은 열처리에 의해 활성화될 수 있거나 특히 평면 접촉을 위해 규화물로부터 확산되고 활성화될 수 있다. 또한 이러한 열처리는 목적하는 규화물 층의 단절을 위해(상기 참조) 사용될 수 있다.
게이트의 전기 접촉을 위해 심층 위치하는 규화물은 접촉위치에서 건식에칭(RIE)에 의해 노출되어야 한다. 드레인 접촉은 웨이퍼의 뒷면에서 또는 고도로 공여된 웨이퍼에 대한 접촉구멍에 의해 이루어질 수 있다. 도 3의 (b)는 국부적으로 산화규소로 커버링된, 그레이빙된 금속성 게이트를 갖는 짧은 커낼 PBT 구조물을 개략적으로 나타낸다.
에피-층을 갖는 n+-웨이퍼 대신에 고진동수를 사용하기 위해 또 다른 n--Si(100) 웨이퍼 속에 그레이빙된 n+-층이 사용될 수 있다. 또한 고도로 공여된 Si-웨이퍼에 대해 또 다른 SOI(SIMOX 또는 BESOI) 웨이퍼가 적당한 공여(공여시기)에 사용될 수 있다. 대안의 또 다른 형태는 이중 규화물 층의 용도이다. 이때 드레인 접촉은 고도로 공여된 규소의 상부에서 양호한 저항 접촉을 나타내는, 심층에 위치하는 규화물 층에 의해 수행된다(도 3의 (c)).
[실시예 3(도 1)]
전자 부품성분들 사이에 LOCOSI 및 LOCOS에 의한 그레이빙된 내부 연결부 및 전기 절연부의 제조
집적된 부품성분의 측면 절연을 위한 표준 LOCOS-기술은 본 발명에 따른 LOCOSI-방법을 사용하여 한 단계로(또는 연속적으로) 수행될 수 있다. 단지 부분적으로 규화물화된 웨이퍼(1)로부터 출발하여 통상적인 산화 마스크(3)를 사용함으로써 국부적 산화를 수행한다.
단지 산화된 영역(2)에서 전기 절연을 목적으로 하는 동안, 규화물화된 위치에서 산화에 의해 그레이빙된 전기결합부(2)(내부 연결부)가 형성된다(도 1). 이는 규화물 층(2) 및 국부적 산화물이 적당하게 선택되는 공정변수에 의해 SOI-웨이퍼(예를 들면 SiO2, 사파이어)의 절연체상에까지 접근할 수 있고(도 1의 (b)) 이에 의해 방해가 되는 기판의 영향을 완전히 배제할 수 있기 때문에 특히 SOI-웨이퍼의 선택에 있어서 유리하게 사용된다.
[실시예 4(도 4)]
그레이빙된 규화물 층의 제조
LOCOSI 공정은 규화물 표면층이 있거나 없는 그레이빙된 규화물 층(2)을 제조하기 위해 사용될 수 있다(도 4의 (a)). 이에 의해 신규한 3차원 구조물이 제조될 수 있다. 그레이빙된 단결정 규화물 층(2)은 단지 특수한 방법을 사용하여 규소중에 (100) 배향으로 제조될 수 있다. 이온 빔 합성(참조:A. E. White et al., Appl. Phys. Lett. 50, S 95-97, 1987) 및 분자 빔-알로탁시(참조:Mantl und H. L. Bay, Appl. Phys. Lett. 61, S 267-269, 1992)가 특히 적당하다. 이미 도 2에 나타낸 바와 같이 우선 산화 마스크(3)를 형성한다. 이어서 시료를 산화시킨다. 산화물이 그레이빙된 규화물 층(2)에 도달하자 마자, 당해 층은 도 2의 (c)에서와 유사하게 기판(1) 속으로 더욱 깊이 변동한다.
산화가 진행됨에 따라 표면층(2)에 있어서와 같이 그레이빙된 규화물 층(2)이 단절된다(도 4의 (b)). 또한, 이러한 경우 규화물 층(2)의 수행영역에서의 목적하는 단절은-이미 위에서 수행된 바와 같이-템퍼링에 의해 이루어질 수 있다. 규화물 층(2)은 산화에 의해 기판(1) 속으로 더욱 깊이 함몰되지만 층의 평활도는 그대로 유지한다.
[실시예 5]
수직 MOSFET의 제조방법
수직 MOS-트랜지스터는 극도로 짧은 커낼 길이와 관련하여 매우 높은 스위칭 속도를 기대할 수 있고 표준 석판인쇄 방법으로 제조될 수 있으며 필요공간을 감소시킬 수 있기 때문에 장차 최고도 집적용으로 더욱 중요해질 것이다. 수직 MOS-트랜지스터는 여전히 기술적인 개발의 초기단계에 머물러 있다. 이미 도 2를 통해 나타낸 바와 같이, LOCOSI 공정을 사용하여 수직 MOS-트랜지스터를 제조하기 위해 이용할 수 있는 규소 메사 구조물이 제조된다. 표면 규화물(2)은 이때 소스(돌출부)- 및 심층에 위치하는 드레인(함몰부)-접촉부를 형성한다. 이를 위한 전제조건은 적당하게 예비 공여된 규소를 사용하는 것이다.
단순한 Si-웨이퍼 대신 이미 공여층이 제공된 웨이퍼를 사용하는 경우, 예를 들면 n-MOSFET를 위한 도 5의 (a)에 나타낸 메사-구조물은 LOCOSI 공정을 사용하여 제조되며, 이때 이미 질화물(5) 및 산화물은 선택적으로 제거된다. 규소중 공여층은, 예를 들면 적층 침착 또는 이온 이식과 같은 표준방법에 의해 형성될 수 있다. 층 구조물은 추가의 산화에 열적으로 안정하고 이를 위해 고온이 배제될 수 있기 때문에, 게이트-산화물은 열에 의한 산화에 의해 형성될 수 있다.
부족한 게이트-접촉에 대해 수직으로 진행하는 게이트 산화물상에 폴리규소 및/또는 금속을 피복시키고 석판인쇄에 의해 제조한다(도 5의 (b)).
기술되는 방법은 또한 추가의 그레이빙된 규화물 층을 갖는 웨이퍼를 사용할 수 있다. 이는 전력 및 고진동수를 사용하기 위해 특히 저항이 작은 드레인 접촉부를 갖는 짧은 커낼 PBT를 형성한다(도 5의 (c)).
대안의 또 다른 공정은 도 6에 나타낸다. 이때 LOCOSI 방법에 있어서 제조되는 산화물은 무수에칭에 의해 단지 부분적으로 제거된다. 이러한 공정은 질화물 층이 마스크의 기능을 충족시키기 때문에 새로운 마스크를 필요로 하지 않는다. 또한, 규화물은 탁월한 에칭 정지물질이다. 남아 있는 산화물은 게이트 산화물로 사용되어 추가의 산화가 필요하지 않을 수 있다. 필요에 따라 규화물 층상에 절연층(예를 들면 Si3N4)을 도포하여 게이트 접촉을 용이하게 하고 기생하는 게이트의 성능을 감소시킬 수 있다(도 6의 (b)). 또한 산화물은 완전히(또는 부분적으로) 화학적인 습식방법으로 제거될 수 있고 열에 의한 산화에 의해 새로운 게이트 산화물을 형성할 수 있다. 또한, 연속적으로 질화물 마스크는 게이트-접촉물질의 침착을 위해 고도로 공여된 폴리규소 및/또는 금속을 사용한다(도 6의 (c)). 이어서 질화물을 제거한다. 원칙적으로 수직 MOSFET의 구조는 도 6의 (d)에 나타낸다.
[실시예 6]
수직 인버터의 제조
규소중에 그레이빙되고 적당한 공여층을 갖는 표면 규소화 층으로부터 출발하여(도 4에서와 같이) 연속적으로 성장한 2개의 수직 MOSFET가 수직 인버터를 위해 제조될 수 있다(도 7a, 7b). 그레이빙된 규화물 층은-실시예 3에 나타낸 바와 같이-국부적 산화에 의해 제조된다(도 4의 (d)). 게이트는 수직 MOSFET에 대해서와 같이 수행될 수 있다. 이로써 메사-구조물의 산화가 그레이빙된 규화물 층의 측면 산화를 일으키고 n- 및 p-커낼 MOSFET의 게이트-접촉이 연결되어 수행될 수 있다는 것은 사실상 새로운 요점이다. 도 7은 LOCOSI 공정을 사용하여 제조될 수 있는 수직 인버터의 개략적인 구조를 나타낸다. 돌출부(소스) 및 함몰부(드레인)에 대해 2개의 p+및 n+저항 접촉부를 갖는 그레이빙된 규화물 층 대신에 p+/n+층의 결과를 사용할 수 있다.
[실시예 7]
Si-Ge-MODFET용 메사 구조물의 제조방법(동시에 금속화 및 부동태화)
Si-Ge를 기본으로 하는 MODFET(변형 도핑된 FET)는 LOCOSI 공정을 사용하여 금속화 및 부동태화시킬 수 있다.
Si-SiGex-Si 층 구조물 상에 규화물 층(예를 들면 CoSi2)을 도포하고 연속적으로 LOCOSI 공정을 수행하여 도 8에 나타낸 구조물을 제조할 수 있다. 규화물 층은 층 두께(약 30 내지 150nm) 및 산화공정 변수를 Si/SiGex/Si-층 구조물에 있어서 적당하게 선택하여 심층에 위치시켜 커낼의 최적 접촉을 형성한다. 규화물로서 CoSi2가 사용되는 경우, SiGex층의 게르마늄은 규화물 속에 형성되지 않고 규화물 밑의 기판 속에 함몰된다. 이에 의해 전도성이 양호한 규화물을 수득한다. 습식 산화에 의해 온도는, 방해되는 Si-Ge 내부 확산 또는 사실상 공여층의 외부확산이 일어나도록 충분히 저하시킨다(약 750 내지 850℃). 동시에 금속화되지 않은 영역은 SiO2에 의해 부동태화 된다. 소스 및 드레인 영역중 SiO2는 질화물의 제거에 앞서 무수에칭에 의해 제거하여 이식 및 열에 의한 활성화를 통해 저항 소스 및 드레인-접촉을 성취할 수 있다.CoSi2를 사용함에 있어서 HEMT(고전자 이동 트랜지스터)의 고성능 트랜지스터가 기대되는, 매우 작은 접촉저항을 수득한다.
[실시예 8]
예를 들면 Si/반도체성 규화물/Si와 같은 평평한 구조를 이루는 헤테로 구조물의 제조
Si상에 반도체성 규화물 층의 국부적 산화에 의해 규소를 기본으로 하는 평평한 헤테로 구조물을 비교적 간단하게 제조한다. 도 2에 나타낸 진행방식에 상응하게 수행하여 제조할 수 있다.
우선 규소(1)상에 반도체성 규화물 층(2)을 제조한다. 산화 마스크(3)(위에서 기술한 바와 같이 SiO2및 Si3N4)를 도포하여 규화물(2)의 국부적 산화를 허용한다. 도 2의 (c)에 나타낸 바와 같이, 이로써 특정 깊이로 평평한 규소/반도체성 규화물/규소-헤테로 구조물이 생성된다.
[실시예 9]
광학적 도파관의 제조
그레이빙된 구조물을 제조할 수 있는 성능으로 인해 규소, 이산화규소 또는 규소-게르마늄으로부터 도파관을 제조할 수 있다. 도 1의 (b)에 나타낸 Si-메사-구조물은 정확한 크기(마이크로미터)에서 SiO2또는 규화물에 의해 제한되고 평평한 Si-도파관을 제조한다. 경계면에서 지수의 비약으로 인해 도파관에서 광을 가이딩 할 수 있다.
[실시예 10]
Si 또는 Si-Ge 도파관을 갖는 광학 변조기의 제조
도 2의 (c), 도 2의 (e)에 나타낸 구조물을 SOI 기판(예를 들면 SIMOX)상에 제조하는 경우, 이는 또한 도 9에 나타낸 바와 같이 규소-도파관에 가이딩되는 광의 상변조를 위해 사용될 수 있다.
내용없음

Claims (20)

  1. 규소를 함유하는 표면(1), 특히 규소를 기본으로 하는 기판의 표면(1)상에 규화물 층(2)이 형성되는, 규화물 층(2)을 갖는 층 구조물의 제조방법에 있어서, 규소를 함유하는 표면(1)과 결합된 규화물 층(2)의 경계면의 상대편에 위치하는 규화물 층의 경계면에서 규화물 층(2)이 국부적으로 산화되는 것을 특징으로 하는 제조방법.
  2. 제1항에 있어서, 규화물 층(2)중 국부적 산화를 위해 제공되는 영역이 이에 인접한 당해 층(2)의 영역과 분리되도록 규화물 층(2)이 산화되는, 특히 국부적으로 산화되는 것을 특징으로 하는 방법.
  3. 제1항 또는 제2항에 있어서, 규화물 층(2)의 상대편에 위치하는 경계면의 적어도 일부분상에서 국부적 산화를 위해 제공되는 영역에서 국부적 산화에 앞서 하나 이상의 추가의 층이 형성되는 것을 특징으로 하는 방법.
  4. 제1항 내지 제3항 중의 어느 한 항에 있어서, 국부적 산화에 앞서 규화물 층(2)의 상대편에 위치하는, 특히 자유 경계면의 일부가 마스크(3)로 커버링되는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 규화물 층(2)의 상대편에 위치하는, 특히 자유 경계면상에 마스크(3)를 형성하기 위해 SiO2-층(4) 및 당해 층상의 Si3N4-층(5)이 형성되고 국부적 산화를 위해 제공되는 규화물 층(2)의 범위를 형성하기 위해 적어도 Si3N4-층(5)이 제조되는 것을 특징으로 하는 방법.
  6. 제1항 내지 제5항 중의 어느 한 항에 있어서, 규화물 층(2)이 단결정으로 형성되는 것을 특징으로 하는 방법.
  7. 제1항 내지 제6항 중의 어느 한 항에 있어서, 규화물 층(2)을 형성하기 위해 재료로서 금속성 규화물, 특히 CoSi2가 선택되는 것을 특징으로 하는 방법.
  8. 제1항 내지 제7항 중의 어느 한 항에 있어서, 규화물 층(2)의 국부적 산화가 종결된 후 마스크(3)를 제거하는 것을 특징으로 하는 방법.
  9. 제1항 내지 제8항 중의 어느 한 항에 있어서, 지금까지의 위치 이외의 부분에서 규화물 층(2)이 국부적으로 산화되는 것을 특징으로 하는 방법.
  10. 제1항 내지 제9항 중의 어느 한 항에 있어서, 규소를 함유하는 공간적 영역, 특히 규화물 층(2)의 하부영역이 공여되는 것을 특징으로 하는 방법.
  11. 제1항 내지 제10항 중의 어느 한 항에 있어서, 규소를 함유하는 표면(1)으로서 결정배향(1-0-0)된 규소-기판(1)의 표면이 선택되는 것을 특징으로 하는 방법.
  12. 규소를 함유하는 기판(1) 또는 규소계 기판(1)의 표면과 평면상으로 결합되고 또는 기판 속으로 적어도 부분적으로 그레이빙된 규화물 층(2)을 갖는 층 구조물에 있어서, 규화물 층(2)의 그레이빙된 부분의 상대편에 규화물 층(2)의 일부분 이상이 당해 부분의 층 평면에 대해 수직방향으로 이동하여 위치하는 것을 특징으로 하는 층 구조물.
  13. 제12항에 있어서, 규화물 층(2)중 서로 이동한 부분이 접촉되지 않는 것을 특징으로 하는 층 구조물.
  14. 제12항 또는 제13항에 있어서, 규화물 층(2)이 금속 전도성인 것을 특징으로 하는 층 구조물.
  15. 제12항 또는 제13항에 있어서, 규화물 층(2)이 반도체성인 것을 특징으로 하는 층 구조물.
  16. 제12항 내지 제15항 중의 어느 한 항에 있어서, 기판 또는 규소를 함유하는 표면을 형성하는 물질(1) 또는 규화물 층(2)의 일부분 이상 그레이빙된 물질의 공간적 영역이 특히 규화물 층(2)의 하부에서 p- 또는 n-공여되는 것을 특징으로 하는 층 구조물.
  17. 제12항 내지 제16항 중의 어느 한 항에 있어서, 제1규화물 층을 위해 선택되는 물질과 상이한 물질로 이루어진, 하나 이상의 추가의 규화물 층이 기판(1)과 결합되고 제1층(2)에 대해 평행하게 배치되는 것을 특징으로 하는 층 구조물.
  18. 제12항 내지 제17항 중의 어느 한 항에 따른 하나 이상의 층 구조물을 갖는 전자 부품성분.
  19. 제1항 내지 제11항 중의 어느 한 항에 따라 제조되는 하나 이상의 층 구조물을 갖는 전자 부품성분.
  20. 하나 이상의, 특히 규화물 층(2)중 규소 속으로 그레이빙되는 부분이 국부적으로 산화됨으로써, 제12항 내지 제17항에 따른 층 구조물의 제조방법.
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