KR101008224B1 - 실리콘 온 인슐레이터 웨이퍼를 이용한 고전압 씨모스소자 및 그 제조방법 - Google Patents
실리콘 온 인슐레이터 웨이퍼를 이용한 고전압 씨모스소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR101008224B1 KR101008224B1 KR1020030067553A KR20030067553A KR101008224B1 KR 101008224 B1 KR101008224 B1 KR 101008224B1 KR 1020030067553 A KR1020030067553 A KR 1020030067553A KR 20030067553 A KR20030067553 A KR 20030067553A KR 101008224 B1 KR101008224 B1 KR 101008224B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicon
- gate
- forming
- wafer
- high voltage
- Prior art date
Links
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 78
- 239000010703 silicon Substances 0.000 title claims abstract description 77
- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000012212 insulator Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 85
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000005012 migration Effects 0.000 claims abstract description 7
- 238000013508 migration Methods 0.000 claims abstract description 7
- 238000000137 annealing Methods 0.000 claims abstract 2
- 238000002955 isolation Methods 0.000 abstract description 8
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 52
- 235000012431 wafers Nutrition 0.000 description 19
- 238000010438 heat treatment Methods 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 균일한 게이트 산화막을 구현하고자 게이트 산화전 얕은 트렌치 아이솔레이션(shallow trench isolation; STI) 식각 후, STI의 모서리 부분의 실리콘 소오스의 부족을 해결할 수 있는 실리콘 온 인슐레이터 웨이퍼를 이용한 고전압 씨모스 소자의 제조 방법을 제공하는 것이다. 실리콘 온 인슐레이터(silicon on insulator; SOI) 웨이퍼를 이용한 고전압 씨모스 소자의 제조방법은 실리콘 웨이퍼 상에 산화막층을 형성하는 단계와, 산화막층 상에 실리콘 기판을 형성한 후, STI 포토 및 식각 공정을 수행하여 소정 형상의 실리콘층을 형성하는 단계와, 실리콘층에 고온 H2 열처리(high temperatured H2 anneal; HTHA)를 실시하여 모서리 부의 실리콘 원자들이 이동(migration)될 수 있도록 하여 실리콘층(120)의 모서리 부분을 굴곡진 형태로 형성하는 단계와, 굴곡진 형태의 실리콘층 상에 게이트 산화막을 형성하는 단계와, 게이트 산화막 상에 게이트 폴리를 형성하는 단계를 포함한다.
SOI, HTHA, STI, 게이트 산화막, 게이트 폴리
Description
도 1은 종래 기술에 따라 제조된 트랜지스터의 단면도를 도시한다.
도 2는 종래 기술에 따라 제조된 트랜지스터에 있어서 약한 부분(weak point)에서 먼저 브레이크다운(breakdown)되는 현상을 도시한다.
도 3a 내지 3f는 본 발명의 바람직한 실시예에 따라 고온의 H2 열처리(high temperatured H2 anneal; HTHA)를 적용하여 매우 얇은(ultra thin) 실리콘 온 인슐레이터(silicon on insulator; SOI) 웨이퍼를 이용한 고전압 씨모스 소자를 제조하는 방법을 설명하기 위한 단면도들을 도시한다.
도 4는 본 발명의 바람직한 실시예에 따른 방법에 의하여 제조된 SOI 웨이퍼를 이용한 고전압 씨모스 소자에 있어서 개선된 얕은 트렌치 아이솔레이션(shallow trench isolation; STI) 에지의 약한 부분을 설명하기 위한 도면을 도시한다.
도 5는 본 발명의 바람직한 실시예에 따른 HTHA를 적용하여 초미세(ultra thin) SOI 웨이퍼를 이용한 고전압 씨모스 소자를 제조하는 방법을 사용하여 제조 된 고전압 씨모스 소자의 단면도를 도시한다.
- 도면의 주요부분에 대한 부호의 설명 -
102 : 실리콘 웨이퍼 104 : 산화막층
110 : 소오스 112 : 게이트
114 : 드레인 120 : 실리콘층
122 : 게이트 산화막 124 : 게이트 폴리
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 실리콘 온 인슐레이터(silicon on insulator; SOI) 웨이퍼를 이용하여 고전압(high voltage) 씨모스(complementary metal oxide semiconductor; CMOS) 소자의 구현에 관한 내용으로 모서리 부분의 국부적 게이트 산화막층의 얇아짐을 개선하여 게이트 산화막층의 내압을 증가시켜 고전압의 게이트 구동을 가능하게 하는 SOI 웨이퍼을 이용한 고전압 씨모스 소자 및 그 제조 방법에 관한 것이다.
도 1은 종래 기술에 따라 제조된 트랜지스터의 단면도를 도시한다.
먼저, 실리콘 웨이퍼(12) 상에 절연막으로 사용하기 위한 산화막층(14)을 대략 10,000 Å 정도의 두께로 형성한다. 이어서, 실리콘 웨이퍼(12)를 이용하여 얕은 트렌치 아이솔레이션(shallow trench isolation; STI) 공정을 수행하여 실리콘층 패턴(13)을 형성한다.
그리고 나서, 웰 형성 및 게이트 산화막층(15)을 대략 750 Å 정도로 형성하고 게이트 산화막층(15) 상에 폴리층을 형성한다. 다음 단계로, 폴리층을 소정 형상으로 패터닝하여 게이트 폴리층(17)을 형성한다.
이어서, 게이트 포토 및 식각 공정 수행한 다음 소오스 및 드레인을 형성한다. 그리고, 층간 유전막(interlayer dielectric; ILD) 공정 및 컨택 공정을 수행한 후 메탈 공정을 이용하여 배선을 실시한다.
종래 기술에 따른 씨모스 소자의 제조 공정에 있어서의 동작은 다음과 같다. 실재 성장된 게이트 산화막층(15)은 대략 750 Å 정도이지만, STI 공정에 의해서 패터닝된 실리콘층 패턴(13)의 모서리 부분은 실리콘 소오스의 부족으로 인하여 국부적으로 350 Å 정도로 얇아지는 현상이 발생하여 브레이크다운 전압(breakdown voltage)이 40 V 미만이 된다.
도 2는 종래 기술에 따라 제조된 트랜지스터에 있어서 약한 부분(weak point)에서 먼저 브레이크다운(breakdown)되는 현상을 도시한다.
도 2에 도시한 바와 같이, 약한 부분(weak point)에서의 커패시터의 값의 변동(variation)에 따라서 소자의 안정적 특성 확보가 안되며 또한 게이트레 가해지는 바이어스가 실제 사용시에 28 V 이하로 제한됨으로 고전압 커패시터의 구현이 불가능하게 되는 문제점이 있다.
전술한 종래 기술에 따른 트랜지스터에서는 게이트 산화막이 국부적으로 얇아짐으로 인하여 고전압의 게이트 구동이 불가능하다는 문제점이 있다.
그리고, 게이트 산화막의 두께가 국부적으로 얇아짐으로 인하여 소자의 특성의 변동의 원인이 되며, 이로 인한 공정의 안정적인 제어가 불가능하게 되는 구조적인 단점이 발생한다.
또한, 이러한 불량으로 인하여 STI 공정 진행시 실리콘층 패턴(13)의 수직 프로파일(vertical profile)을 구현하지 못하며, 따라서 칩의 밀도를 증가시키는데 어려움이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 균일한 게이트 산화막을 구현하고자 게이트 산화전 얕은 트렌치 아이솔레이션(shallow trench isolation; STI) 식각 후, 식각에 의해 패터닝되는 실리콘층 패턴의 모서리 부분의 실리콘 소오스의 부족을 해결할 수 있는 실리콘 온 인슐레이터 웨이퍼를 이용한 고전압 씨모스 소자의 제조 방법을 제공하는 것이다.
또한, 본 발명은 STI 식각 후, 고온 H2 열처리(high temperatured H2 anneal; HTHA)를 실시하여 모서리부의 실리콘 원자들이 이동(migration)될 수 있도록 하는 실리콘 온 인슐레이터 웨이퍼를 이용한 고전압 씨모스 소자의 제조방법을 제공하는 것이다.
또한, 본 발명은 HTHA를 실시하여 모서리 부의 실리콘 원자들이 이동시켜, STI 식각에 의해 패터닝된 실리콘층 패턴의 모서리부 형상이 굴곡진(round) 모양으로 바뀌게 되어, 실리콘의 산화 시 실리콘 소오스의 증가를 가져올 수 있다. 이때 식각 직후의 모서리부 형태보다 굴곡진 모양이 약 2배 정도의 실리콘 소오스를 증가할 수 있는데, 이는 표면적 증가 뿐만 아니라 직각 형태의 꼭지점 또는 모서리 부근에서 쉽게 그리고 빨리 산화가 진행될 수 있기 때문이다.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 웨이퍼 상에 산화막층을 형성하는 단계와, 산화막층 상에 실리콘 기판을 형성한 후, 얕은 트렌치 아이솔레이션(shallow trench isolation; STI) 포토 및 식각 공정을 수행하여 소정 형상의 실리콘층을 형성하는 단계와, 실리콘층에 고온 H2 열처리(high temperatured H2 anneal; HTHA)를 실시하여 모서리 부의 실리콘 원자들이 이동(migration)될 수 있도록 하여 실리콘층(120)의 모서리 부분을 굴곡진 형태로 형성하는 단계와, 굴곡진 형태의 실리콘층 상에 게이트 산화막을 형성하는 단계와, 게이트 산화막 상에 게이트 폴리를 형성하는 단계를 포함하는 것을 특징으로 하는 실리콘 온 인슐레이터(silicon on insulator; SOI) 웨이퍼를 이용한 고전압 씨모스 소자의 제조방법를 제공한다.
또한, 본 발명은 실리콘 웨이퍼 상에 산화막층과, 산화막층 상에 형성되며, 고온 H2 열처리(high temperatured H2 anneal; HTHA)를 실시하여 모서리 부의 실리콘 원자들이 이동(migration)될 수 있도록 하여 실리콘층(120)의 모서리 부분을 굴곡진 형태로 형성된 소정 형상의 실리콘층과, 굴곡진 형태의 실리콘층 상에 게이트 산화막과, 게이트 산화막 상에 게이트 폴리를 포함하는 것을 특징으로 하는 실리콘 온 인슐레이터(silicon on insulator; SOI) 웨이퍼를 이용한 고전압 씨모스 소자를 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 3a 내지 3f는 본 발명의 바람직한 실시예에 따라 고온의 H2 열처리(high temperatured H2 anneal; HTHA)를 적용하여 매우 얇은(ultra thin) 실리콘 온 인슐레이터(silicon on insulator; SOI) 웨이퍼를 이용한 고전압 씨모스 소자를 제조하는 방법을 설명하기 위한 단면도들을 도시한다.
먼저, 도 3a에 도시한 바와 같이, 실리콘 웨이퍼(102) 상에 절연층으로 사용하기 위한 산화막층(104)을 형성한다. 이때, 산화막층(104)은 대략 9,000 Å 내지 11,000 Å 정도의 두께로 형성한다. 이어서, 산화막층(104) 상에 대략 3,000 Å 정도의 실리콘 기판(119)을 형성한다.
다음 단계로, 도 3b에 도시한 바와 같이, 능동 영역을 형성하기 위하여 실리콘 기판(도 3a의 119)에 얕은 트렌치 아이솔레이션(shallow trench isolation; STI) 포토 공정을 실시한 다음, 식각 공정을 수행하여 실리콘 기판(119)을 패터닝한다. 실리콘 기판(119)은 식각에 의해 패터닝되어, 실리콘층 패턴(120)이 형성된다. 도 3b에 제시된 바와 같이, 실리콘층 패턴(120)은 측면(125)과 상면(127)이 만나서 이루는 경계 부분인 모서리부(121)가 예컨대 직각과 같이 예리한 각을 이루게 된다. 이러한 모서리부(121)는 측면과 측면이 만나서 이루는 경계 부분일 수 있고, 하면과 측면이 만나서 이루는 경계 부분일 수 있다. 또한, 모서리와 모서리가 만나 꼭지점 형태를 이룰 수도 있다.
도 3c에 도시한 바와 같이, 고온 H2 열처리(high temperatured H2 anneal; HTHA)를 실시하여, 실리콘층 패턴(120)의 모서리부(121)의 실리콘 원자들(Si)이 이동(migration)될 수 있도록 한다. 이러한 열처리에 의해 실리콘층 패턴(120)의 모서리부(121) 형상이 굴곡진 라운드 형태(round form)로 변형된다. 이때, HTHA 공정은 대략 900 ℃ 내지 1,000 ℃ 정도의 범위에서 대략 60초 정도 실시한다. 수소 가스 분위기를 이용하여 고온으로 열처리함에 따라, 열처리 시 제공되는 열 에너지(energy)에 의해, 실리콘층 패턴(120)의 모서리부(121)에 위치하는 실리콘 원자들이 보다 안정된 에너지 상태를 가지기 위해, 모서리부(121) 외측의 실리콘 패턴(120)의 내측 또는 측면 또는 상면 내측으로 이동하게 되고, 모서리부는 실리콘 원자들이 모서리부(121) 외측으로 이동함에 따라, 모서리부(121)가 실리콘 이동에 따른 빠져나감에 에 의해 라운드(round) 형상으로 변형된다.
본 발명의 바람직한 실시예에서는 대략 370 Torr 내지 390 Torr 정도의 범위의 압력으로 HTHA 공정을 수행하는 것이 바람직한데, 이는 고온일수록, 시간이 길수록 원자의 이동(migration)의 정도는 양호해지나 1,000 ℃ 이상, 60초 이상에서는 패턴 자체의 심한 왜곡 현상이 발생하기 때문이다.
이어서, 포토 및 이온주입 공정을 수행하여 임계전압 웰 형성 한다.
다음 단계로, 도 3d에 도시한 바와 같이, 게이트와 기판사이의 절연층 형성을 위하여 산화를 실시하여 실리콘층 패턴(120) 상에 산화막을 형성하여, 게이트 산화막(122)을 형성한다. 이때, 게이트 산화막(122)은 대략 750 Å 정도로 형성하는 것이 바람직하다.
그리고 나서, 도 3e에 도시한 바와 같이, 게이트 형성을 위한 폴리 실리콘층(123)을 증착하고 POCL3를 도핑한다. 이때, D-폴리(D-poly)도 가능하다.
이어서, 폴리 실리콘층(1234)을 소정 형상으로 패터닝하여 게이트 폴리(124)를 형성함으로써, 게이트를 얻는다.
이후 공정은 소오스 및 드레인을 형성한 후 배선공정으로 기존과 동일한 공정을 이용하여 실행한다. 도 3f에 도시한 바에 따르면, 참조부호 110, 112, 114는 각각 소오스, 게이트 및 드레인을 나타낸다. 또한, 얕은 트렌치 아이솔레이션(shallow trench isolation; STI) 식각에 의해 형성되는 실리콘층 패턴(120)의 모서리부를 B로 표시한다.
도 4는 본 발명의 바람직한 실시예에 따른 방법에 의하여 제조된 SOI 웨이퍼를 이용한 고전압 씨모스 소자에 있어서 개선된 실리콘층 패턴(120)의 모서리부(B)를 설명하기 위한 도면을 도시한다.
도 4에 도시한 바와 같이, 본 발명의 바람직한 실시예에 따라 실리콘층 패턴(120)의 모서리부의 굴곡진 라운드 형상으로 인하여, 실리콘층 패턴(120)의 모서리부(B)의 취약성이 개선된 것을 알 수 있다.
도 5는 본 발명의 바람직한 실시예에 따른 HTHA를 적용하여 초미세(ultra thin) SOI 웨이퍼를 이용한 고전압 씨모스 소자를 제조하는 방법을 사용하여 제조된 고전압 씨모스 소자(100)의 단면도를 도시한다.
고전압 씨모스 소자(100)는 실리콘 웨이퍼(102), 실리콘 웨이퍼 상에 형성되어 절연층으로 사용하기 위한 산화막층(104), STI 포토 공정을 실시한 다음, 식각 공정을 수행하여 패터닝된 실리콘층 패턴(120), 게이트와 기판사이의 절연층 형성을 위하여 산화를 실시하여 실리콘층 패턴(120) 상에 산화막을 형성하여 얻어진 게이트 산화막(122) 및 게이트 형성을 위한 폴리 실리콘층(123)을 증착하고 POCL3를 도핑한 후 소정 형상으로 패터닝하여 형성된 게이트 폴리(124)를 포함한다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
상기한 바와 같이, 본 발명은 게이트 산화막의 국부적 얇아짐으로 인하여 예를 들면 70 V 이상의 고전압의 게이트 구동이 가능하며 이로 인하여 별도의 전압 정류기(voltage regulator)가 내부 회로에 필요 없기 때문에 칩면적의 소형화가 가능한 효과가 있다.
또한, 본 발명은 균일한 게이트 산화막으로 인하여 MOS-CAP, Vt, BV 등과 같은 소자 특성을 안정적으로 확보하는 것이 가능하게 할 수 있는 효과가 있다.
그리고, 본 발명은 고온 H2 열처리 공정을 거치면서 실리콘의 결함이 표면으로부터 빠져나가게 되면서 실리콘층 패턴의 내부에 있던 결함을 감소시킬 수 있는 효과가 있다.
Claims (8)
- 실리콘 웨이퍼 상에 산화막층을 형성하는 단계와,상기 산화막층 상에 실리콘 기판을 형성하는 단계와,상기 실리콘 기판을 식각하여 실리콘층 패턴을 형성하는 단계와,상기 실리콘층 패턴에 고온 H2 열처리(high temperatured H2 anneal; HTHA)를 실시하여 상기 실리콘층 패턴의 모서리부에 위치하는 실리콘 원자들이 모서리부 외측의 상기 실리콘층 패턴 부분으로 이동(migration)하게 하여 상기 실리콘층 패턴의 모서리부 형상을 굴곡진 라운드(round) 형태로 변형하는 단계와,상기 실리콘층 패턴 상에 게이트 산화막을 형성하는 단계와,상기 게이트 산화막 상에 게이트 폴리를 형성하는 단계를 포함하는 것을 특징으로 하는 실리콘 온 인슐레이터(silicon on insulator; SOI) 웨이퍼를 이용한 고전압 씨모스 소자의 제조방법.
- 삭제
- 제 1항에 있어서, 상기 HTHA 공정은 900 ℃ 내지 1,000 ℃ 정도의 범위에서 60초 실시하는 것을 특징으로 하는 실리콘 온 인슐레이터 웨이퍼를 이용한 고전압 씨모스 소자의 제조방법.
- 제 1항에 있어서,상기 HTHA 공정은 370 Torr 내지 390 Torr 범위의 압력으로 수행되는 것을 특징으로 하는 실리콘 온 인슐레이터 웨이퍼를 이용한 고전압 씨모스 소자의 제조방법.
- 실리콘 웨이퍼 상에 형성된 산화막층과,상기 산화막층 상에 형성되고, 모서리부가 굴곡진 라운드(round) 형상인 실리콘층 패턴;상기 실리콘층 패턴 상에 형성된 게이트 산화막과,상기 게이트 산화막 상에 형성된 게이트 폴리를 포함하는 것을 특징으로 하는 실리콘 온 인슐레이터(silicon on insulator; SOI) 웨이퍼를 이용한 고전압 씨모스 소자.
- 삭제
- 삭제
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030067553A KR101008224B1 (ko) | 2003-09-29 | 2003-09-29 | 실리콘 온 인슐레이터 웨이퍼를 이용한 고전압 씨모스소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030067553A KR101008224B1 (ko) | 2003-09-29 | 2003-09-29 | 실리콘 온 인슐레이터 웨이퍼를 이용한 고전압 씨모스소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050031295A KR20050031295A (ko) | 2005-04-06 |
| KR101008224B1 true KR101008224B1 (ko) | 2011-01-17 |
Family
ID=37236260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030067553A KR101008224B1 (ko) | 2003-09-29 | 2003-09-29 | 실리콘 온 인슐레이터 웨이퍼를 이용한 고전압 씨모스소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101008224B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100891227B1 (ko) * | 2007-10-25 | 2009-04-01 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980048091A (ko) * | 1996-12-17 | 1998-09-15 | 문정환 | 반도체소자의 소자격리구조 형성방법 |
| KR19990027225A (ko) * | 1997-09-29 | 1999-04-15 | 신현준 | 단결정 선구조의 ｓｏｉ 웨이퍼 및 그 제조방법 |
| JPH11354760A (ja) | 1998-06-04 | 1999-12-24 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ |
| JP2001338975A (ja) | 2000-05-30 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2003
- 2003-09-29 KR KR1020030067553A patent/KR101008224B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980048091A (ko) * | 1996-12-17 | 1998-09-15 | 문정환 | 반도체소자의 소자격리구조 형성방법 |
| KR19990027225A (ko) * | 1997-09-29 | 1999-04-15 | 신현준 | 단결정 선구조의 ｓｏｉ 웨이퍼 및 그 제조방법 |
| JPH11354760A (ja) | 1998-06-04 | 1999-12-24 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ |
| JP2001338975A (ja) | 2000-05-30 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050031295A (ko) | 2005-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6891228B2 (en) | CMOS device on ultrathin SOI with a deposited raised source/drain, and a method of manufacture | |
| JP4051413B2 (ja) | 珪化物層を有する層構造物の製造方法 | |
| JP2002299636A (ja) | 垂直型チャネルを有する超微細ｍｏｓトランジスタ及びその製造方法 | |
| US8338893B2 (en) | Method and resulting structure DRAM cell with selected inverse narrow width effect | |
| US6362062B1 (en) | Disposable sidewall spacer process for integrated circuits | |
| TW574746B (en) | Method for manufacturing MOSFET with recessed channel | |
| JP4175650B2 (ja) | 半導体装置の製造方法 | |
| KR101008224B1 (ko) | 실리콘 온 인슐레이터 웨이퍼를 이용한 고전압 씨모스소자 및 그 제조방법 | |
| JP3725398B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06177377A (ja) | 絶縁ゲート電界効果トランジスタ | |
| US20030124824A1 (en) | High yield and high speed CMOS process | |
| JP2673384B2 (ja) | 半導体装置およびその製造方法 | |
| JP2002026309A (ja) | 電界効果型トランジスタの製造方法 | |
| KR101180976B1 (ko) | 축소된 게이트 공핍을 갖는 도핑된 게이트 전극을 구비한전계 효과 트랜지스터와 이 트랜지스터의 형성방법 | |
| JP2007088369A (ja) | 半導体装置の製造方法および半導体装置の製造装置 | |
| KR101130331B1 (ko) | 서로 다른 높이를 갖는 융기 드레인 및 소스 영역들을구비한 트랜지스터를 형성하는 고급기술 | |
| KR100288686B1 (ko) | 반도체 소자 제조 방법 | |
| US6284608B1 (en) | Method for making accumulation mode N-channel SOI | |
| US6737325B1 (en) | Method and system for forming a transistor having source and drain extensions | |
| KR100301249B1 (ko) | 반도체 소자 제조 방법 | |
| JP3910301B2 (ja) | 半導体装置及びその製造方法 | |
| KR100597084B1 (ko) | 반도체 소자의 트랜지스터제조방법 | |
| KR100580049B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100588777B1 (ko) | 반도체 소자 및 그 제조방법 | |
| TW311279B (en) | Manufacturing method of MOS device without silicon defect |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20131217 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20141222 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20151217 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20161220 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20171218 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20181218 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20191217 Year of fee payment: 10 |