JPS6273773A - 制御回路付半導体電力素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 従来の技術 相当量のエネルギー（数ワットから数十ワ７）、さらに
場合によっては数百ワット）を消費するランプ、モータ
等の負荷の制御、ならびに、現在一般に使用されている
バイポーラパワートランジスタ、サイリスクまたはトラ
イアック、パワー電界効果トランジスタおよびトランジ
スタを組合せた回路（ダーリントン回路等）等の半導体
素子の電流の制御が必要とされることがしばしばある。

現在、ハウジングやケースに収容された１個の半導体チ
ップを含むディスクリートな素子が使用されているが、
時には単一の７１ウジング中に収容された２個の半導体
チップ（例えばダーリントン回路の場合）を含むディス
クリートな素子が使用されることもある。

これらの電力素子は独立に制御されなければならない。

この制御は、プリント基板上に構成することのできる制
ｊ卸回路によって行われる。

従来の方法では、ハウジング内に収容された電力素子は
、別のハウジング内に収容された半導体チップ上に構成
された制御用集積回路に直接接続される。

最大限の機能を組み込んだディスクリートな素子、例え
ば本発明の場合、電力素子とその制御用集積回路を組み
合わせたディスクリートな素子の実現に対する要求は次
第に高まっている。

しかし、かなり大きな障害がこの研究を阻んできた。

例えば、集積回路素子と電力素子をｍ−のノ＼ウジング
内に収容したい場合（単一ハウジング内にダーリントン
回路を組立てるため、１個のトランジスタ素子を別のト
ランジスタ素子に接続するようにする場合）、組立て技
術が集積回路素子と電力素子では全く異なることに気づ
く。

また、単一の半導体チップ上に電力素子と論理制御回路
を統合して組立てようとする場合、製造−にの問題（集
積回路と１カ素子とでは製造技術が全く異なる）：こ突
き当たり、それ以前にチップ上の素子のいずれか一方の
電気的動作の問題がある。

電気的動作の問題は、以下の二つの事実に起因する。す
なわち、ひとつは、集積回路ならびに電力素子の製造条
件を同時に最適化することが難しいことであり、もうひ
とつは、さらに重要な原因で、電力素子は動作時、；ｈ
制御用集積回路に本目当の擾乱を与えることである。実
際、集積制御回路と電力素子はじかに隣合っているだけ
ではなく、単一の基（反」二ｊこ共に設置されている。

この基板全体には、電力素子の導通時に蓄積されたキー
ｖ　Ｑア（電子や正孔）が拡散する。

本発明は、比較的低い電圧（数ボルトから数十ポル［・
）ではあるが、高い電流（数アンペアから数十アンペア
）下で作動する電力素子とこの電力素子の制御用集積回
路とを単一チツブ−にに望ましい条ゼ）の下て−組み込
みことを可能とする解決法を提供する。

問題点を解決するための手段 電力素子は、半導体基板の第１の部分」二に形成され、
その基板の表面上に第１の主メタライズ、Δを、そして
裏面上には第２の主メタライズ層をそれぞれ有し、表面
上にはさらに、上記２つの主メタライズ層間の電流を制
御するための手段を備える。本発明に従うと、基板の第
２の部分の表面上に絶縁層が形成され、該絶縁層上には
、多結晶またはアモルファスの半導体材料を堆積後群結
晶化して作られ、半導体基板とは接触していない半導体
層が形成される。その半導体層中に制御回路が集積化さ
れる。この制御回路は、基板の第１の部分上に形成され
ている電力素子の制御手段に接続するとともに、マルチ
ピン電力素子ハウジング内に収容されるときに上記構造
の半導体素子を外部接続ピンに接続させるために用いら
れるパッドに接続している。

本発明の特徴、目的、利点を添付の図を参照して以下さ
らに詳しく説明することにより、明らかにする。

実施例 第１図は、単結晶半導体基板１０に構成された本発明に
よる構造の主な構成要素を表わすために描かれたもので
ある。

この構造は２つの部分から成る。第１の部分はゾーンＡ
で表わされ、図の右側に位置する。第２の部分はゾーン
Ｂで表わされ、図の左側に位置する。

実際上は、第２の部分をチップの中心の方に局在させた
り、反対にチップの周辺に局在させたりすることができ
る。第２の部分はまた、数個に分離することも可能であ
る。

ゾーンＡは電力素子を含む。この素子は、数アンペアか
ら数十アンペアの電流を第１主電極Ａ１と第２主電極Ａ
２間に流すためのものである。

第１主電極は基板の表面上に配置されたメタライズ部１
２の形態をもつ。このメタライズ部は、／’ｉウジング
内に収容されたときに外部ピンに電気的に接続すること
を可能とする接続パッドを構成するため、一部分または
全体が露出している。上記パ・／ドは図中に参照番号１
４で示されている。

第２−）已電極と１７では、基板の裏面に位置するメタ
ライズ層１６が用いられる。このメタライズ層は通常、
裏面の全体をおおっている。ハウジング内に組み込むと
きに、基板の裏面を金属ベース（図には示されていない
）にボンデングできるよう、この金属層１６は全体また
はほとんど全体が露出している。上記金属ベースは、裏
面の第２を電極Ａ２の電流リードの役割を果たす。

電力素子は普通、基板中に様々な導電１ｖの復改の半導
体層を含んでいる。これらの半導体層は制御電流のスイ
ッチ動作をする。電力素子はさらに、このスイッチの制
御手段、すなわち、主電極Ａ１とＡ２間の電流の制御手
段を備える。

例えば、電力素子がサイリスクやトライアノ、７（交互
にＮ　Ｉ）　Ｎ　Ｐと重ねられた４つの半導体層を有す
る）である場合、制御手段は１〕層に設けられたトリガ
電極である。これに刻し、電力素子がバイポーラトラン
ジスタまたはダーリントン回路である場合、制御手段は
通常、トランジスタのベースである。

図は、電力素子として、拡散チャネルを備え、ソース領
域とドレイン領域とが交互に入り込んでいる縦型ＭＯ３
）ランジスタを示している。

ソース領域１８は、Ｐチャネル領域２０内の上部表面上
のＮ゛拡散領域であり、Ｐチャネル領域２０もまた拡散
領域で、ソース領域１８より深くしかも幅が広い。Ｐチ
ャネル領域は、互いに距離を置いて配置され、その間に
基板全体が構成するＮ型ドレイン領域が入り込んでいる
。基板の下部２２はＮ゛型の層で、裏面のメタライズ層
１６に良好に接触している。ソース領域はメタライズと
なっているのが望ましい（第１主電極ＡＩの接続パッド
１４に接続されるメタライズ部２４）。裏面の単一の主
電極Ａ２に、表面の数個の電力素子を接続し、いろいろ
な電極及び接続パッドを表面に、設けることも可能であ
る。

さらに、このトランジスタは、＜シ形のゲート２５を備
えている。このゲート２５は基板から絶縁され、チャネ
ル領域の導通制御のため該チャネル領域をおおっている
。

このようなｌ・ランジスタの構造はありぶたれものであ
り、技術的に異なるいろいろな方法で多様な構成が可能
であるので、詳しくは説明しない。

導通制御手段は、このようにくし形ゲート２５によって
構成される。

ゾーンＢは電力素子の制御用集積回路を含む領域である
。この集積回路は、［目当数の独立した素子をｆｉｔｔ
ｉえることができる（特に電界効果トランジスタでも、
バイポーラトランジスタでもよい）。

しかしこの集積回路は半導体基板１０内に直接形成され
ることはない。

この集積回路は、絶罎層２８によって基板から完全に分
１雌された半導体層２６内に形成される。完全に絶縁さ
れた層というのは、いわゆる半導体層が、絶縁層上に形
成されていて、半導体基板に接触していない層であるこ
とを帆に意味する。しかし、回路を構成する素子が上記
半導体層中に形成されて、少なくともこの回路の出力が
、基本的には電気的（光学的でもよい）接続により、基
板りに設けられている電力素子の制御手段に接続されて
いるという意味て、この゛１乏導体層が完全に絶♀〈さ
れていることはもちろんない。

絶縁層２８は、基板の表面上に別の方法（基板がシリコ
ン製の場合、熱による局部酸化）で形成することができ
る。その厚さは約１ミクロンである。

半導体層２６は表面上に一様に形成される。

この半導体層２６は単結晶である。通常は、多結晶また
はアモルファスの半導体材料の蒸着によって得られる。

この場合、単結晶にするために続いて再結晶化される。

この層のＩワさは応用の対象に応じて０．５ミクロンか
ら数十ミクロンの間で変えられる。再結晶化はレーザー
またはランプによって行われる。この方法は、半導体層
を局部的に溶融させた後、その溶融ゾーンを再結晶化さ
せるべき領域全体に移動させるというものである。その
溶融された領域は冷却により再結晶化される。操作は、
まず例えば（絶縁層２８の外側で）単結晶基板に直接接
触している層の部分を再結晶化し、次いで絶、４層の部
分を再結晶化し、次いで絶縁層２８の上方に溶融置載を
移動する。いずれにせよ、再結晶化を容易にするため絶
縁層２８の幅は１１０ミクロン以下であることが望まし
い。絶縁層２８はもちろん数個所あってもよい。

アモルファスまたは単結晶層の再結晶化の方法に関する
詳細に関しては雑誌「アールシーエーレヴユ−（ＲＣＡ
　Ｒｅｖｉｅｗ）　Ｊ第４４巻２６６ページ（１９８３
年６月）を参照されたい。

再結晶化の後、半導体層２６にはエツチングを施して、
再結晶化領域を絶縁層２８上のみに残す。あるいは、絶
縁層２８上に残っている半導体層２６の部分を基板から
とにかく完全に分離する。

制御用集積回路は、半導体層２６内に形成される。

そのために必要な工程は、Ｎ型およびＰ型の不純物（ホ
ウ素とリン）の拡散、酸化、様々な材料（窒化ケイ素、
ンリコン酸化物、多結晶シリコン、アルミニウム等）の
蒸着、蒸着物質の選択的エツチング等である。

半導体層２６内に形成される制御用集積回路は、電力素
子の制御手段に接続される。そのため、最も単純な場合
として、接続用導体３０は、一方の側が制御用集積回路
の一部分と接触しく例えば、回路の出力段の電界効果ト
ランジスタのドレインと接触している）、もう一方の側
が縦型ＭＯＳパワートランジスタのくし形ゲート２５と
接触した形で表わしである、。

電力素子がバイポーラトランジスタ（または駆動用トラ
ンジスタを含む２または３個のトランジスタからなるダ
ーリントン回路）であれば、制御用集積回路からのＩｆ
続導体は、半導体基板１０内のトランジスタ（ダーリン
トン回路の場合は駆動用１−ランンスタ）のベース拡散
領１或に直接接続することができるであろう。同様に、
ザイリスタの場合、接続はトリガ領域に接続するであろ
う。

さらに、制御用集積回路は、その間能を果たすため、エ
ネルギーが供給され、人力１３号が人力されなければな
らず、また電力素子のグラウンドに利して正しい電圧と
なっていなければならない。

例えば、この集積回路は、センサーから受けた信号を解
析し、これらの信号に従一つで１−電力素子を動作させ
る必要があるかどうかを決める。

従って、ハウジング内に一旦組み込まれた本発明の半導
体素子は、制御回路を動作させるのに必要なエネルギー
と信号を受けるための接続ピンを有するはずである。こ
れらのピンは、１個のピンが電力素ｒの表面のメタライ
ズ部１２に接続されるのと同様にして接続パッドに接続
される。

非常ｊご細い金またはアルミニウドワイヤ（直径約１ミ
クロン）の一端がチップの接続バンドに、または他端が
外部ピンにボンディングされるという従来の集積回路の
組立て法とは反対に、制御用集積回路を外部に接続させ
るために、一般には電力素子専用に用いられる組立て法
を選択するのが望ましい。特に、各接続のためには、パ
ッド１４の接続用と同様強固なピンを用いた組立て法を
適用するとよい。このピンの一端は、本発明の半導体素
子の表面上に形成されたメタライズパッドに（はんだ付
けされるために）直接押しあてられ、他端は、素子がハ
ウジンク内に設ｉｒｑされると外部接続ピンとなる１ｏ
この組立て法を可能にするためには、特に、これらのバ
ンド３２．３４として充分に大きな面積のあるものを選
択しなければならない（従来の集積回路には広い面積は
特に必要ではない）。

一例どして、図中に、２つの外部接続端子Ｂ１およびＢ
２を形成するため、集積回路用接続パッドを２つ示す。

集積回路の構成要素に接続される、対応するパッド３２
と３４は、半導体層２６上か、または半導体層２６とメ
タライズ部との間にはさまれた絶縁層上、あるいはまた
、基板１０とメタライズ部の間にはさまれた絶縁体（例
えば絶、籾層２８）上に形成することができる。

消費電力がもっとも少ない電力素子（１アンペア未満）
については単に太い導線（直径５０ミクロン）を用いる
組立て法を使用して、表面の接続パッドと外部ピンの間
を接続することができる。

本発明の半導体素子の表面全体は、外部接続用パッドを
除いて、絶縁層３６によって覆われている。

以上のように制御用集積回路と電力素子を統合しである
ため、電力素子の特性を（許容電流強度、制ｉ卸電ｉ査
”ＪＥた：土１ｉ’ｌ　＋卸電、王、逆’：５ｉ　、’
１．１ｓｔ　’：！Ｅ　’ｑ）　　、、　　１１ｊｌ　
ｔａ１１回路ｊ、＝悪：影’ａｌ　／２写えろ５″、３
−Ｌ：ゾヱく、最適（ヒする、−とが可能である。実際
、絶縁層２８と゛ｆ−導体層訂の計５成に先幻（ち、電
力素子）、二探し）拡散（特に−ｔ・イＵスタに関しで
）を施す３ｏ電力素子の表面拡ｎ！＜　（例ｔば、縦型
ＭＯＳトラ〉′ン゛スクのソース［ｊ貞ｈ・又とチャネ
ル領域）も−上た予め行うことができるが、こ・、・つ
場合、熱によって電力素子の拡１１々；朶度が友きく変
化しないように、８００−９０ｔ）で二を超え−Ｌ’咥
温度で制御回路の酸化と拡散を行うよう注意を払わな；
５Ｉ′ればならない。電力素子を最適化するのに１ｆｆ
ｉ’ｉ合１．″）よい拡散深度と制御回路の拡散深度が
同程度の場合、電力素子の表面拡！ｉｔ　ｌ−制御回路
の拡散を同時に行うことができろ、。

制御用集積回路の制御信号を電力素子に１天理才るには
、非電気的接続、ずなわぢ制御回路の単’Ｉ’７ｉ品層
と電力素子の基板の間に電画移動がな′、）接続を用い
るのが特に望ましい。例えば、容ｉｉｔ　、ｌ主接続が
考えられるが、絶縁層２８の透明性を利ＥｆＪ　して光
学的接続とするこ古もできる。絶Ａ層２６内に形ｊ戊さ
れる光電子放出接合は光学制御信号を発するはずである
。すると、光子は絶縁層２８を通って流れ、光電子放出
接合の下方にある基板の中の光検出素子（ホトダイオー
ド、ホトトランジスタ等）により集められる。このタイ
プの信号伝達により、電力素子の層中に蓄積された電荷
によって制御回路にもたらされる可能性のある外乱はは
さらに減少する。

【図面の簡単な説明】

第１図は、本発明に従う半導体素子の実犠例の横断面を
示す図である。 （主な参照番号） Ａ１・・第１主電極、　Ａ２・・第２主電極、１０・・
半導体基板、　　１２・・メタラ・イズ部、１４・・接
続パッド、　　１６・・メタライズ層、１８・・ソース
領域、　　２０・・チャネル領域、２４・・メタライズ
部、　２５・・くし形グー・ト、２６・・半導体素子、
　　２８・・絶縁層、３０・・導電体、　　　　：３２
・・接続バフ・ド、３４・　・接不売バゾド、　　　：
３６・　・進イ号層・イー、ニス。

Claims (5)

【特許請求の範囲】
1. （１）単結晶半導体基板の表面上の第１の主メタライズ
   部と、上記半導体基板の裏面上の第２の主メタライズ部
   と、上記表面上に形成され両メタライズ部間の電流の流
   れを制御する手段とを備えている電力素子に、制御回路
   を組み込んで構成された半導体素子であって、上記制御
   用回路は、上記基板を部分的に覆う絶縁層上に形成され
   且つ前記半導体基板には接触していない半導体層内に構
   成される集積回路であり、上記制御用回路は、上記電力
   素子の制御手段に接続し、更に、数本の外部接続ピンを
   もつ電力素子用ハウジング内に取り付けられるときに外
   部接続ピンに上記半導体素子を接続させるためのパッド
   に接続されていることを特徴とする半導体素子。
2. （２）上記絶縁層上に形成される半導体層は、多結晶ま
   たはアモルファス半導体材料を推積して再結晶化するこ
   とによって形成されていることを特徴とする特許請求の
   範囲第１項に記載の半導体素子。
3. （３）上記接続パッドが、他端が上記半導体素子を収容
   するハウジングの外部接続ピンを成す接続ピンの一端に
   はんだ付け接続されるようになされていることを特徴と
   する特許請求の範囲第１項に記載の半導体素子。
4. （４）制御用集積回路が、非電気的な手段を介して上記
   電力素子の制御手段に接続されていることを特徴とする
   特許請求の範囲第１項に記載の半導体素子。
5. （５）上記非電気的接続が上記絶縁層を通過する光学的
   接続であることを特徴とする特許請求の範囲第４項に記
   載の半導体素子。