JP4144047B2 - 半導体基板の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体ウェハの貼り合わせ技術を利用した半導体基板の製造方法に関する。
【０００２】
【従来の技術】
例えば、多層構造化されたシリコン基板を製造する場合に用いられるシリコンウェハの貼り合わせ方法としては、鏡面研磨された２枚のシリコンウェハ（ミラーウェハ）に表面処理を施した後に、それらを互いに密着させた状態で、その接合強化のための高温熱処理を施し、以て２枚のシリコンウェハを強固に貼り合わせる手段が知られている。しかしながら、この手段では、シリコンウェハの接合面にパターニングが施された異種材料の薄膜が形成されている場合、或いは、シリコンウェハの表面にエッチングによる溝パターンが施されている場合などには、接合境界での凹凸（表面段差）の存在に起因して貼り合わせが不十分になるという問題点がある。
【０００３】
上記問題点に対処するための方法としては、シリコンウェハの貼り合わせ面に多結晶シリコンを堆積した後に平坦化研磨することにより、平坦面（鏡面）を有する多結晶シリコンによってウェハ表面の凹凸を覆った状態とし、この状態で貼り合わせを行う手段が知られている。このように多結晶シリコンを堆積するための工程は、常圧ＣＶＤ法を利用して高温（１２００℃前後）で行うことが一般的となっている。この場合には、多結晶シリコンを高速に、しかも厚く堆積できるため、研磨工程（この工程前に研削加工を行うこともある）での削り代を大きく取れる利点があり、また、堆積工程でのスループットを向上できるという利点もある。
【０００４】
【発明が解決しようとする課題】
しかしながら、シリコンウェハの凹凸が、幅狭で深い形状の溝パターン、つまりアスペクト比が高い溝パターンであった場合に、上記のような常圧ＣＶＤ法では当該溝パターンを完全に埋めることが困難になるという事情がある。このようなアスペクト比が高い溝（ディープトレンチ）を多結晶シリコンで完全に埋設できる堆積方法の例としては減圧ＣＶＤ法がある。この減圧ＣＶＤ法を採用した場合の成膜条件としては、低圧・低温（６５０℃以下）の成長速度を抑制した条件が埋設性に優れる。つまり常圧・高温の高速条件で成膜した場合には、成膜の初期段階で溝の上部が多結晶シリコンにより塞がれて溝内部に空洞が発生しやすくなるという事情があるが、上記のように成長速度を抑制した条件によれば、このような空洞の発生を見ることはない。
【０００５】
上記のような多結晶シリコンの成膜及び研磨工程を経たシリコンウェハを、支持用のシリコンウェハと貼り合わせる場合には、それらの貼り合わせ面に対して親水化処理を施す。この親水化処理では、例えば、各シリコンウェハを、所定温度に保温された硫酸と過酸化水素水との混合溶液に浸漬することで、シリコン（多結晶シリコン）の表面に数ｎｍ程度の膜厚の酸化膜を形成して親水性とし、その後超純水に浸漬することで酸化膜上に吸着した水酸基及び水分子を水素結合させ、以て２枚のウェハを密着させる。次いで、熱処理を施すことにより、それらのウェハを強固な結合（共有結合）とする。
【０００６】
このような貼り合わせ時の熱処理を高温（１０００℃以上）で行えば、未接合領域（ボイド）のない良好な接合状態となることが多いが、低温（８００℃以下）で行った場合には、密着した状態のウェハが剥離したり、接合状態が維持されるものの大きなボイドが多数発生するなどの接合不良を生じることが多くなる。この原因は、低温熱処理では、ウェハの貼り合わせ面で発生したガス（水蒸気など）が拡散できないためと推定される。
【０００７】
従って、良好な貼り合わせ状態を得るためには、貼り合わせ時の熱処理温度を高くすれば良いと考えられるが、このように高温熱処理によるウェハの貼り合わせを行った場合でも、接合不良が発生することが往々にしてある。そこで、本件発明者は、このような接合不良の原因を究明するために以下のような実験・考察を行った。
【０００８】
即ち、本件発明者は、まず、ＳＯＩ（Silicon On Insulator）構造を備えたシリコン基板を貼り合わせ法により製造するのに必要な工程を、図４に摸式的に示す順序で実行した。具体的には、図４（ａ）に示すように、溝２１（幅１μｍ、深さ２μｍ：アスペクト比＝２、但し、図面上では寸法関係を厳密に表現していない）を形成したシリコンウェハ２２（表面にはシリコン酸化膜２３を形成）に対して、多結晶シリコン２４を減圧ＣＶＤ法により低温条件（６５０℃）で成膜し、さらに、図４（ｂ）に示すように、多結晶シリコン２４の表面を平坦化研磨して鏡面化した。
【０００９】
そして、図４（ｃ）に示すように、上記シリコンウェハ２２の表面並びに別途に鏡面研磨を施した支持用シリコンウェハ２５の表面に対しそれぞれ親水化処理を施した後に、それらシリコンウェハ２２及び２５を親水化処理面で互いに密着させ、この密着状態で１１５０℃／１時間の熱処理を行って両者を貼り合わせた。さらに、この後に、最終的に図４（ｄ）に示すような状態（シリコンウェハ２２の膜厚が比較的小さい状態）になることを目標として、溝２１の底部が表面に露出する寸前までシリコンウェハ２２の研削を行った。
【００１０】
その結果、図４（ｅ）に示すように、シリコンウェハ２２にあっては、溝２１に対応した領域のみが接合され、それ以外の領域（以後、これを表面領域と呼ぶ）が剥離する現象を生じた。本件発明者は、このような現象について種々の実験及び考察を繰り返した結果、その発生原因が貼り合わせ工程での高温熱処理にあることを突き止めた。
【００１１】
その実験は、図５に摸式的に示したように、溝２１（幅１μｍ、深さ２μｍ）が例えば７μｍ間隔で形成されたシリコンウェハ２２上に、シリコン酸化膜２３及び多結晶シリコン２４を成膜した後に、その多結晶シリコン２４の平坦化研磨処理を施したサンプルＡを用意し、このサンプルＡに対して、前記貼り合わせ工程での高温熱処理と同じ条件（１１５０℃／１時間）で熱処理を施して、熱処理前後での表面段差の変化を調べた。
【００１２】
この結果、サンプルＡの熱処理前には、その表面段差の測定結果を示す図６のように、多結晶シリコン２４の表面に微小な凹凸がランダムに存在しているに過ぎなかったものが、熱処理後には、サンプルＡの断面を示す図７並びにその表面段差の測定結果を示す図８のように、多結晶シリコン２４の表面に、溝部２１の配置間隔（７μｍ間隔）に等しい周期で比較的大きな凹凸形状（高低差±５ｎｍ程度）が発生していることが分かった。
【００１３】
このことから、研磨処理により平坦化された多結晶シリコン２４は、高温の熱処理が行われるのに伴い、再び表面段差が発生することになり、このため、再発生した表面段差の凸部分（溝２１に対応した領域）でのみ支持用シリコンウェハ２５（図４参照）との接合が行われ、凹部分（シリコンウェハ２２の表面領域）では、支持用シリコンウェハ２５との接合が不十分になって、図４（ｅ）に示すような剥離現象を来たすと考えられる。
【００１４】
このような表面段差の再発生は、高温熱処理に伴う多結晶シリコン２４の大粒径化現象（結晶の再配列）に伴うものである。ここで、低温条件で成膜された多結晶シリコン２４は、その＜１１０＞軸が下地面に対してほぼ垂直に成長する柱状結晶と呼ばれる結晶成長をしている。溝２１内部の多結晶シリコン２４は、当該溝部２１の側壁を下地としている部分が存在するため、その部分の多結晶シリコン２４の結晶軸（＜１１０＞軸）の方向は、シリコンウェハ２２の表面領域に成膜された多結晶シリコン２４の結晶軸（＜１１０＞軸）と異なる角度になる。つまり、溝２１の側壁がシリコンウェハ２２の表面に対して直角に形成されていた場合には、溝２１内部の多結晶シリコン２４と外部（表面領域）の多結晶シリコン２４とでは、＜１１０＞軸の方向が９０°異なることになる。
【００１５】
そして、高温熱処理が行われると、多結晶シリコン２４がマイグレーションして柱状結晶が粒状結晶へ移行する（大粒径化する）ようになるが、多結晶シリコン２４にあっては、溝２１内部と表面領域とで＜１１０＞軸の方向が９０°異なること、溝部２１内部では大粒径化現象が閉じた領域で行われることなどから、溝部２１内部と表面領域とでは多結晶シリコン２４が大粒径化する結晶成長過程も異なることになり、この結果として、溝部２１に対応した領域で多結晶シリコン２４が盛り上がる現象が生じ、これが図７及び図８に示したような比較的大きな凹凸形状の発生原因になると考えられる。
【００１６】
このようなメカニズムで発生する多結晶シリコン２４表面の凹凸が、多結晶シリコン２４の成膜及び研磨工程を経たシリコンシリコンウェハ２２と支持用のシリコンウェハ２５とを高温熱処理により貼り合わせる際の接合不良の原因になると推定される。
【００１７】
本発明は上記のような事情に鑑みてなされたものであり、その目的は、半導体ウェハを支持基板に貼り合わせる際に、そのウェハの表面に存する凹凸に起因した接合不良の発生を効果的に防止できるようになる半導体基板の製造方法を提供することにある。
【００３５】
【課題を解決するための手段】
前記目的を達成するために請求項１に記載したような半導体基板の製造方法を採用できる。この製造方法によれば、支持基板（６）に対し貼り合わされる半導体ウェハ（１）の貼り合わせ面には、堆積工程において、その貼り合わせ面全体を覆った状態の多結晶半導体（５）が堆積され、さらに、研磨工程において多結晶半導体（５）の表面が平坦化される。
【００３６】
このように多結晶半導体（５）が堆積されて平坦化された半導体ウェハ（１）に対しては、熱処理工程において、貼り合わせ工程時の熱処理温度と同等若しくはそれ以上の温度で所定時間の熱処理が施される。このような熱処理に伴い、多結晶半導体（５）の大粒径化に伴うマイグレーションが進行するようになる。この後には、補助研磨工程において、多結晶半導体（５′）の表面が再度平坦化されるものであり、この平坦化後に、半導体ウェハ（１）を支持基板（６）に密着させた状態で熱処理を施すことにより両者を接合するという貼り合わせ工程が行われ、以て半導体基板が完成される。
【００３７】
この場合、多結晶半導体（５′）にあっては、その表面が一度平坦化された後に、貼り合わせ工程での熱処理温度と同等若しくはそれ以上の温度で所定時間の熱処理が施され、さらに、この後に表面が再度平坦化されることになる。この結果、多結晶半導体（５′）の表面（貼り合わせ面）の平坦性が高められると共に、貼り合わせ工程での熱処理時において、当該多結晶半導体（５′）の大粒径化に起因した凹凸の再発生が抑制されて、その表面の平坦性が維持されることになる。
【００３８】
このため、支持基板（６）との貼り合わせ面に未接合部分が発生することが抑制されるようになり、結果的に、半導体ウェハ（１）を支持基板（６）に貼り合わせる際に、そのウェハに形成されたパターン構造による凹凸に起因した接合不良の発生を効果的に防止できることになる。
【００３９】
請求項３記載の製造方法によれば、前記補助研磨工程の後で、第２の堆積工程において、多結晶半導体（５′）の表面に第２の多結晶半導体が堆積され、さらに、最終研磨工程において、第２の多結晶半導体の表面が平坦化された後に、貼り合わせ工程が行われる。
【００４０】
この場合、貼り合わせ工程での熱処理時には、第２の多結晶半導体において大粒径化に伴うマイグレーションを生ずるが、その第２の多結晶半導体の下地部（多結晶半導体（５′）の表面）が平坦面であるから、貼り合わせ面となる第２の多結晶半導体の表面に、貼り合わせ工程での熱処理に伴い凹凸が発生する事態が抑制されるようになる。
【００４１】
請求項８、９或いは請求項１０記載の製造方法によれば、貼り合わせ工程の実行前の段階で、補助研磨工程を経た多結晶半導体（５′）の表面、或いは第２の多結晶半導体の表面、または支持基板（６）の表面に熱流動性がある平坦化処理膜が形成されることになる。このため、熱処理工程での熱処理によって多結晶半導体（５′）のマイグレーションが完全な飽和状態になっていない場合、つまり最終的に行われる貼り合わせ工程での熱処理に伴い、多結晶半導体（５′）の表面（貼り合わせ面）或いは第２の多結晶半導体の表面（貼り合わせ面）に凹凸が再発生するような状況にある場合であっても、その貼り合わせ工程での熱処理による平坦化処理膜の流動化現象によって、多結晶半導体（５′）或いは第２の多結晶半導体の表面に再発生する微小な凹凸が吸収されることになり、結果的に良好な接合状態が得られることになる。
【００４２】
請求項１１記載の製造方法によれば、前記熱処理工程での熱処理時間が、多結晶半導体（５）の大粒径化に伴うマイグレーションが飽和する時間以上に設定されているから、貼り合わせ工程での熱処理によって多結晶半導体（５′）或いは第２の多結晶半導体のマイグレーションを生ずることがなくなる。従って、半導体ウェハ（１）の貼り合わせ面側に凹凸が存在する場合であっても、これに堆積された多結晶半導体（５′）或いは第２の多結晶半導体の表面に、貼り合わせ工程での熱処理に伴い凹凸が発生する事態を確実に阻止できるようになる。このため、支持基板（６）との貼り合わせ面に未接合部分が発生することがなくなり、結果的に、半導体ウェハ（１）を支持基板（６）に貼り合わせる際に、そのウェハに形成されたパターン構造による凹凸に起因した接合不良の発生を確実に防止できることになる。
【００４３】
請求項１２記載の製造方法によれば、貼り合わせ工程での熱処理温度が１０００℃以上という高温に設定されているから、半導体ウェハ（１）の貼り合わせ面で発生するガス（水蒸気など）を十分に拡散できるようになる。このため、未接合領域（ボイド）のない良好な接合状態が得られるようになり、結果的に接合強度を高め得るようになる。
【００４４】
請求項１３記載の製造方法によれば、多結晶半導体（５、５′）が多結晶シリコンにより構成されていると共に、堆積工程での堆積温度が、多結晶シリコンの成長速度が比較的遅くなる９００℃以下に設定されているから、半導体ウェハ （１）の貼り合わせ面に溝パターンが形成されている場合でも、その埋設性が良好となり、品質の向上を実現できるようになる。
【００４５】
【発明の実施の形態】
以下、本発明をＳＯＩ構造を有した誘電体分離基板の製造に適用した複数の参照例及び実施例について図１ないし図３を参照しながら説明する。
【００４６】
（第１参照例）
図１には本発明の第１参照例による製造工程例が摸式的に示されており、以下これについて工程順に説明する。
まず、図１（ａ）に示すエッチング工程では、鏡面研磨された第１の単結晶シリコンウェハ１（本発明でいう半導体ウェハに相当、以下の説明では第１のウェハと略称する）の表面を、ウエットエッチング、或いは反応性イオンエッチング（ＲＩＥ）などのドライエッチングにより選択的にエッチングすることにより、深さ０．１μｍ〜５μｍ程度の凹部２を形成する。また、同様のエッチング手法により、第１のウェハ１の表面に、幅が０．５〜３μｍ、深さが１〜２０μｍ程度のアスペクト比が比較的高い溝３を形成する。これにより、第１のウェハ１の表面には凹凸が形成されることになる。
【００４７】
図１（ｂ）に示す成膜工程では、第１のウェハ１の表面に、熱酸化法或いはＣＶＤ法などによりシリコン酸化膜４を形成する。
この後には、図１（ｃ）に示す堆積工程において、上記シリコン酸化膜４上にＬＰＣＶＤ法により多結晶シリコン５（本発明でいう多結晶半導体に相当）を堆積する。この堆積は低圧・低温（９００℃以下望ましくは６５０℃以下）の成長速度を抑制した条件で行うものであり、これにより、多結晶シリコン５によって凹部２は勿論のことアスペクト比が比較的高い溝部３を完全に覆った状態（空洞のない状態）とする。この場合、多結晶シリコン５の表面には、第１のウェハ１表面の凹凸（凹部２及び溝部３）に起因した凹凸が形成された状態となる。
【００４８】
尚、上記堆積工程の実行前に、リンなどの不純物がドープされた多結晶シリコンや酸化膜、窒化膜などを堆積した後に、選択的にエッチングすることで、配線などとして機能する異種材料の膜を形成する構成としても良い。このような構成とした場合でも、第１のウェハ１の表面に凹凸が形成されることになる。
【００４９】
次に、図１（ｄ）に示す熱処理工程では、高温の熱処理を行うことにより、多結晶シリコン５を大粒径化させて粒状結晶の多結晶シリコン５′に変化させる。このときの温度は、少なくとも後で行われる貼り合わせ工程での熱処理温度と同等か、或いはそれ以上の温度にしなければならない。具体的には、例えば貼り合わせ工程での熱処理温度が１１００℃であった場合には、１１５０℃で行う。また、熱処理時間は、多結晶シリコン５のマイグレーションが飽和する時間以上に設定することが望ましい。従って、最適な熱処理時間は、多結晶シリコン５の堆積条件、溝３の形状などを考慮した事前検討に基づいて設定することになり、本参照例では、５〜１０時間に設定している。
【００５０】
この後には、図１（ｅ）に示す研磨工程において、多結晶シリコン５′の表面を化学的機械研磨（ＣＭＰ）により平坦化することにより、当該多結晶シリコン５′の表面凹凸を除去する。これにより、多結晶シリコン５′の表面を段差のない平滑面（鏡面）にする。この場合、研磨布として硬質のものを使用することで、少ない研磨量で効率良い研磨を行い得るようになる。
【００５１】
この研磨工程の実行後には、多結晶シリコン５′の表面、並びに鏡面研磨された第２の単結晶シリコンウェハ６（図１（ｆ）参照、本発明でいう支持基板に相当、以下第２のウェハと略称する）の表面に対して、親水性を持たせるための親水化処理工程（図示せず）を実行する。この親水化処理工程では、第１のウェハ１及び第２のウェハ６を、所定温度に保温された硫酸と過酸化水素水との混合溶液（例えば、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝４：１）などの酸性溶液中に浸漬したり、或いは酸素プラズマ照射するなどの手段によって、各ウェハ１及び６の表面に１〜１００ｎｍ程度の酸化層を形成して親水性を持たせ、しかる後に超純水にて洗浄する。次に、スピンドライヤなどによる乾燥を行って各ウェハ１及び６表面に吸着する水分量を制御した後に、図１（ｆ）に示すような貼り合わせ工程を実行する。
【００５２】
この貼り合わせ工程では、まず、第１のウェハ１の表面（多結晶シリコン５′の表面（鏡面））と第２のウェハ６の表面（鏡面）とを密着させる。これにより、各ウェーハ１及び６は、表面に形成されたシラノール基及び表面に吸着した水分子の水素結合により接着される。この後、例えば窒素などの不活性ガス雰囲気中、或いは酸化性ガス雰囲気中で１１００℃／１時間の熱処理を施す。これにより、第１のウェハ１及び第２のウェハ６の接着面において脱水縮合反応が生起され、それらウェハ１及び６は直接接合されて一体化し、以てＳＯＩ構造を有した接合基板７が形成されることになる。
【００５３】
次に、図１（ｇ）に示す研削及び研磨工程では、接合基板７における第１のウェハ１側の面を溝３が露出する直前まで研削し、この状態から溝３のシリコン酸化膜２をストッパとして機能させた選択研磨を行うことにより、その溝３を露出させる。
【００５４】
以上のような各工程を実行することにより、単結晶シリコン（第１のウェハ１）をシリコン酸化膜２によって誘電体分離させた状態のＳＯＩ基板（半導体基板）を製造することができる。
【００５５】
要するに、上記した本参照例の製造方法は、第１のウェハ１及び第２のウェハ６を密着させて熱処理を行う貼り合わせ工程の実行前に、熱処理工程及び研磨工程を行うようにしたことに特徴を有するものであり、この熱処理工程では、貼り合わせ工程での熱処理温度（１１００℃）より高い温度（１１５０℃）での熱処理を、多結晶シリコン５の大粒径化に伴うマイグレーションが飽和する時間以上（５〜１０時間）行うようにしている。また、研磨工程では、マイグレーションが飽和した状態の多結晶シリコン５の表面（貼り合わせ面）を鏡面状に平坦化するようにしている。
【００５６】
この結果、熱処理工程において多結晶シリコン５のマイグレーションが飽和するようになって、その後に行われる貼り合わせ工程での熱処理によって多結晶シリコン５のマイグレーションを生ずることがなくなる。従って、第１のウェハ１の貼り合わせ面側に凹凸（凹部２及び溝部３）が存在する場合であっても、これに堆積された多結晶シリコン５の表面には、貼り合わせ工程での熱処理に伴い凹凸が発生することがなくなる。このため、第１のウェハ１と第２のウェハ６との貼り合わせ面に未接合部分が発生することがなくなり、結果的に、それらウェハ１及びウェハ６を貼り合わせる際に、第１のウェハ１に形成されたパターン構造による凹凸に起因した接合不良の発生を確実に防止できることになる。
【００５７】
特に、本参照例では、堆積工程における多結晶シリコン５の堆積温度を、貼り合わせ工程時の熱処理温度（１１００℃）より低い温度（９００℃以下、望ましくは６５０℃以下）に設定する構成としているから、その多結晶シリコン５の成長速度が抑制された状態となって埋設性に優れるという利点がある反面、このような温度条件で堆積された多結晶シリコン５はマイグレーションが大きくなるという不具合がある。しかし、本参照例では、上述したように熱処理工程において多結晶シリコン５のマイグレーションを飽和させる構成としているから、このような不具合を確実に除去できることになる。
【００５８】
尚、本参照例では、熱処理工程での熱処理時間を、多結晶シリコン５のマイグレーションが飽和する時間以上に設定したが、多結晶シリコン５のマイグレーションをある程度の範囲内に抑制できるのであれば、これより短い時間に設定する構成としても良い。この構成によれば、貼り合わせ工程において、多結晶シリコン５′のマイグレーションが抑制されることになるから、貼り合わせ工程での熱処理に伴い、当該多結晶シリコン５′の表面に凹凸が発生する事態を極力抑制できるようになり、結果的に、前述したような接合不良の発生を効果的に防止できることになる。また、熱処理工程でのスループットの向上を図り得る。
【００５９】
さらに、本参照例において、親水化処理工程及び貼り合わせ工程を行う前の段階で、第１のウェハ１の表面（多結晶シリコン５′の表面）または第２のウェハ６の表面に、熱流動性がある平坦化処理膜を０．１μｍ〜２μｍ程度の厚さで形成する平坦化処理膜形成工程を行う構成としても良い。この平坦化処理膜としては、熱酸化によるシリコン酸化膜の他に、ＢＰＳＧ（Boron-doped Phosphor Silicate Glass ）、ＰＳＧ（Phosphor Silicate Glass ）、ＳＯＧ（Spin On Glass ）などを利用できる。
【００６０】
このような平坦化処理膜形成工程を行った場合には、熱処理工程での熱処理によって多結晶シリコン５のマイグレーションが完全な飽和状態になっていない場合、つまり最終的に行われる貼り合わせ工程での熱処理に伴い多結晶シリコン５′の表面（貼り合わせ面）に凹凸が再発生するような状況にある場合（例えば、熱処理工程での熱処理時間を短めに設定した場合）であっても、その貼り合わせ工程での熱処理に伴う平坦化処理膜の流動化現象によって、多結晶シリコン５の表面に再発生する微小な凹凸が吸収されることになり、結果的に良好な接合状態が得られることになる。
【００６１】
（第２参照例）
図２には本発明の第２参照例による製造工程例が摸式的に示されており、以下これについて前記第１参照例と異なる部分のみ説明する。
即ち、本参照例では、図２における（ａ）のエッチング工程、（ｂ）の成膜工程、（ｃ）の堆積工程、（ｄ）の熱処理工程、（ｅ）の研磨工程を、第１参照例と同様に行う（図１（ａ）〜（ｅ）参照）。第１参照例では、研磨工程（図１ （ｅ）参照）が終了した第１のウェハ１を、そのまま貼り合わせ工程（図１（ｆ）参照）に供する構成としたが、本参照例では、図２（ｆ）に示す第２の堆積工程を行う。
【００６２】
この第２の堆積工程では、多結晶シリコン５′の表面に、ＬＰＣＶＤ法により第２の多結晶シリコン８（本発明でいう第２の多結晶半導体に相当）を堆積する。この場合の堆積も、低圧・低温（９００℃以下、望ましくは６５０℃以下）の成長速度を抑制した条件で行うのが良いが、常圧・高温でも良い。
【００６３】
この後には、熱処理工程を行うことなく、第２の多結晶シリコン８の表面を化学的機械研磨（ＣＭＰ）などにより平坦化（鏡面化）するという最終研磨工程（図示せず）を実行する。
【００６４】
次いで、第２の多結晶シリコン８の表面、並びに第２のウェハ６の表面に対して、第１参照例と同様の親水化処理を施した後に、図２（ｇ）及び（ｈ）に示すような貼り合わせ工程を実行する。この貼り合わせ工程では、第１のウェハ１の表面（第２の多結晶シリコン８の表面）と第２のウェハ６の表面とを密着させると共に、この状態で、例えば窒素などの不活性ガス雰囲気中、或いは酸化性ガス雰囲気中で１１００℃／１時間の熱処理を施すものであり、これに応じて、それらウェハ１及び６が直接接合された接合基板９が形成されることになる。尚、このときには、上記熱処理に伴い、第２の多結晶シリコン８が大粒径化して粒状結晶の第２の多結晶シリコン８′に変化することになる。さらに、この後には、図２（ｉ）に示す研削及び研磨工程を第１参照例と同様に実行する。
【００６５】
このような構成とした本参照例によれば、多結晶シリコン５′に対しては、貼り合わせ工程での熱処理温度（１１００℃）より高い温度（１１５０℃）で所定時間（５〜１０時間）の熱処理が施されているから、貼り合わせ工程での熱処理では、多結晶シリコン５の大粒径化に起因した凹凸の再発生が抑制されて、多結晶シリコン５′の表面の平坦性が維持されることになる。また、貼り合わせ工程での熱処理時には、第２の多結晶シリコン８において大粒径化に伴うマイグレーションを生ずるが、その第２の多結晶シリコン８の下地部（多結晶シリコン５′の表面）が平坦面であるから、貼り合わせ面となる第２の多結晶シリコン８の表面に、貼り合わせ工程での熱処理に伴い凹凸が発生する事態が極力抑制されるようになる。
【００６６】
このため、本参照例においても、第１のウェハ１と第２のウェハ６との貼り合わせ面に未接合部分が発生することがなくなり、結果的に、第１のウェハ１と第２のウェハ６とを貼り合わせる際に、その第１のウェハ１に形成されたパターン構造による凹凸に起因した接合不良の発生を確実に防止できることになる。
【００６７】
尚、本参照例においても、熱処理工程での熱処理時間を、多結晶シリコン５のマイグレーションが飽和する時間以上に設定したが、多結晶シリコン５のマイグレーションをある程度の範囲内に抑制できるのであれば、これより短い時間に設定する構成としても良い。
【００６８】
さらに、本参照例においても、親水化処理工程及び貼り合わせ工程を行う前の段階で、第１のウェハ１の表面（第２多結晶シリコン８の表面）または第２のウェハ６の表面に、０．１μｍ〜２μｍ程度の比較的厚い平坦化処理膜を形成する平坦化処理膜形成工程を行う構成としても良い。
【００６９】
（実施の形態）
図３には本発明の実施例による製造工程例が摸式的に示されており、以下これについて前記第１参照例と異なる部分のみ説明する。
即ち、本実施例では、図３における（ａ）のエッチング工程、（ｂ）の成膜工程、（ｃ）の堆積工程を第１参照例と同様に行う（図１（ａ）〜（ｃ）参照）。第１参照例では、堆積工程の後に、例えば１１５０℃の高温での熱処理工程（図１（ｄ）参照）を行う構成としたが、本実施例では、図２（ｄ）に示す研磨工程を行った後に、図２（ｅ）に示す熱処理工程を実行する。
【００７０】
上記研磨工程では、多結晶シリコン５の表面を化学的機械研磨（ＣＭＰ）などにより平坦化（鏡面化）するものであり、また、熱処理工程では、例えば１１５０℃の温度での熱処理を、多結晶シリコン５のマイグレーションが飽和する時間以上（５〜１０時間）行うことにより、当該多結晶シリコン５を大粒径化させて粒状結晶の多結晶シリコン５′に変化させる。
【００７１】
このような熱処理工程を行った場合には、図３（ｅ）に示すように、多結晶シリコン５′の表面における溝３と対応した位置に凸部Ｂ及び凹部２と対応した位置に凸部Ｃがそれぞれ発生することになるが、本実施例では、それらの凸部Ｂ及びＣを除去するために、図３（ｆ）に示すような補助研磨工程を実行して多結晶シリコン５′の表面を再度平坦化（鏡面化）する。
【００７２】
この後には、多結晶シリコン５′の表面、並びに第２のウェハ６の表面に対して、第１参照例と同様の親水化処理を施した後に、図３（ｇ）に示すような貼り合わせ工程を実行することにより接合基板７′を形成し、さらに、図３（ｈ）に示すような研削及び研磨工程を第１参照例と同様に実行する。
【００７３】
このような構成とした本実施例によれば、多結晶シリコン５にあっては、その表面が研磨工程により一度平坦化された後に、熱処理工程において、貼り合わせ工程での熱処理温度（１１００℃）より高い温度（１１５０℃）で所定時間（５〜１０時間）の熱処理が施されて大粒径化した多結晶シリコン５′とされ、さらに、この後に補助研磨工程において、その多結晶シリコン５′の表面が再度平坦化されることになる。この結果、多結晶シリコン５′の表面（貼り合わせ面）の平坦性が高められると共に、貼り合わせ工程での熱処理時において、当該多結晶シリコン５′の大粒径化に起因した凹凸の再発生が抑制されて、その表面の平坦性が維持されることになる。
【００７４】
このため、本実施例においても、第１のウェハ１と第２のウェハ６との貼り合わせ面に未接合部分が発生することがなくなり、結果的に、それらウェハ１及び６を貼り合わせる際に、その第１のウェハ１に形成されたパターン構造による凹凸に起因した接合不良の発生を確実に防止できることになる。
【００７５】
尚、本実施例においても、熱処理工程での熱処理時間を、多結晶シリコン５のマイグレーションが飽和する時間以上に設定したが、多結晶シリコン５のマイグレーションをある程度の範囲内に抑制できるのであれば、これより短い時間に設定する構成としても良い。
【００７６】
さらに、本実施例においても、親水化処理工程及び貼り合わせ工程を行う前の段階で、第１のウェハ１の表面（多結晶シリコン５の表面）または第２のウェハ６の表面に、０．１μｍ〜２μｍ程度の比較的厚い平坦化処理膜を形成する平坦化処理膜形成工程を行う構成としても良い。
【００７７】
また、具体的に図示しないが、本実施例において、補助研磨工程（図３（ｆ）参照）を経た多結晶シリコン５′の表面に、第２の多結晶シリコン（第２の多結晶半導体）を、９００℃以下望ましくは６５０℃以下の温度条件で堆積する第２の堆積工程、この第２の堆積工程を経た第２の多結晶シリコンの表面を平坦化する最終研磨工程を順次実行し、この後に前記貼り合わせ工程（図３（ｇ）参照）を行う構成としても良い。
【００７８】
この場合、貼り合わせ工程での熱処理時には、第２の多結晶シリコンにおいて大粒径化に伴うマイグレーションを生ずるが、その第２の多結晶シリコンの下地部（多結晶シリコン５′の表面）が平坦面であるから、貼り合わせ面となる第２の多結晶シリコンの表面に、貼り合わせ工程での熱処理に伴い凹凸が発生する事態が抑制されるようになり、結果的に良好な接合状態が得られるようになる。
【００７９】
加えて、具体的に図示しないが、本実施例において、前記熱処理工程（図３（ｅ）参照）を実行した後に前記補助研磨工程（図３（ｆ）参照）を実行することなく、多結晶半導体シリコン５′の表面に第２の多結晶シリコン（第２の多結晶半導体）を堆積する第２の堆積工程、この第２の堆積工程を経た第２の多結晶シリコンの表面を平坦化する研磨工程を順次実行し、この後に前記貼り合わせ工程（図３（ｇ）参照）を行う構成としても良い。
【００８０】
（その他の実施の形態）
尚、本発明は上記した実施例に限定されるものではなく、次のような変形または拡張が可能である。
熱処理工程においては、貼り合わせ工程での熱処理温度（１１００℃）より高い温度（１１５０℃）の熱処理を行う構成としたが、少なくとも同等の熱処理温度であれば良い。また、貼り合わせ工程での熱処理温度は、上記実施例のように１１００℃以上に設定する必要はなく、１０００℃程度以上に設定すれば所期の目的を達成できるものである。
【００８１】
半導体ウェハとしては、第１の単結晶シリコンウェハ１に限らず、４族元素を主体とした半導体であれば、例えば、Ｇｅ（ゲルマニウム）、ＳｉＣ（炭化シリコン）、ＳｉＧｅ（シリコンゲルマニウム）などより成るウェハを用いることができる。
【００８２】
支持基板としては、第２の単結晶シリコンウェハ６に限らず、他の半導体基板或いは絶縁性を有するセラミック基板やガラス基板などを用いることもできる。また、ＳＯＩ基板に限らず、特性が異なる２枚の半導体基板（半導体ウェハ）を直接貼り合わせた多層構造基板にも適用できる。
【図面の簡単な説明】
【図１】 本発明の第１参照例による製造工程を摸式的に示す断面図
【図２】 本発明の第２参照例による製造工程を摸式的に示す断面図
【図３】 本発明の実施例による製造工程を摸式的に示す断面図
【図４】 従来の欠点を説明するための製造工程例を摸式的に示す断面図
【図５】 本件発明者が行った実験内容を説明するための摸式的な断面図その１
【図６】 熱処理を行う前の実験サンプルにおける表面段差を測定した結果を示す図
【図７】 本件発明者が行った実験内容を説明するための摸式的な断面図その２
【図８】 熱処理を行った後の実験サンプルにおける表面段差を測定した結果を示す図
【符号の説明】
１は第１の単結晶シリコンウェハ（半導体ウェハ）、３は溝、４はシリコン酸化膜、５、５′は多結晶シリコン（多結晶半導体）、６は第２の単結晶シリコンウェハ（支持基板）、８、８′は第２の単結晶シリコン（第２の多結晶半導体）を示す。
【発明の属する技術分野】
本発明は、半導体ウェハの貼り合わせ技術を利用した半導体基板の製造方法に関する。
【０００２】
【従来の技術】
例えば、多層構造化されたシリコン基板を製造する場合に用いられるシリコンウェハの貼り合わせ方法としては、鏡面研磨された２枚のシリコンウェハ（ミラーウェハ）に表面処理を施した後に、それらを互いに密着させた状態で、その接合強化のための高温熱処理を施し、以て２枚のシリコンウェハを強固に貼り合わせる手段が知られている。しかしながら、この手段では、シリコンウェハの接合面にパターニングが施された異種材料の薄膜が形成されている場合、或いは、シリコンウェハの表面にエッチングによる溝パターンが施されている場合などには、接合境界での凹凸（表面段差）の存在に起因して貼り合わせが不十分になるという問題点がある。
【０００３】
上記問題点に対処するための方法としては、シリコンウェハの貼り合わせ面に多結晶シリコンを堆積した後に平坦化研磨することにより、平坦面（鏡面）を有する多結晶シリコンによってウェハ表面の凹凸を覆った状態とし、この状態で貼り合わせを行う手段が知られている。このように多結晶シリコンを堆積するための工程は、常圧ＣＶＤ法を利用して高温（１２００℃前後）で行うことが一般的となっている。この場合には、多結晶シリコンを高速に、しかも厚く堆積できるため、研磨工程（この工程前に研削加工を行うこともある）での削り代を大きく取れる利点があり、また、堆積工程でのスループットを向上できるという利点もある。
【０００４】
【発明が解決しようとする課題】
しかしながら、シリコンウェハの凹凸が、幅狭で深い形状の溝パターン、つまりアスペクト比が高い溝パターンであった場合に、上記のような常圧ＣＶＤ法では当該溝パターンを完全に埋めることが困難になるという事情がある。このようなアスペクト比が高い溝（ディープトレンチ）を多結晶シリコンで完全に埋設できる堆積方法の例としては減圧ＣＶＤ法がある。この減圧ＣＶＤ法を採用した場合の成膜条件としては、低圧・低温（６５０℃以下）の成長速度を抑制した条件が埋設性に優れる。つまり常圧・高温の高速条件で成膜した場合には、成膜の初期段階で溝の上部が多結晶シリコンにより塞がれて溝内部に空洞が発生しやすくなるという事情があるが、上記のように成長速度を抑制した条件によれば、このような空洞の発生を見ることはない。
【０００５】
上記のような多結晶シリコンの成膜及び研磨工程を経たシリコンウェハを、支持用のシリコンウェハと貼り合わせる場合には、それらの貼り合わせ面に対して親水化処理を施す。この親水化処理では、例えば、各シリコンウェハを、所定温度に保温された硫酸と過酸化水素水との混合溶液に浸漬することで、シリコン（多結晶シリコン）の表面に数ｎｍ程度の膜厚の酸化膜を形成して親水性とし、その後超純水に浸漬することで酸化膜上に吸着した水酸基及び水分子を水素結合させ、以て２枚のウェハを密着させる。次いで、熱処理を施すことにより、それらのウェハを強固な結合（共有結合）とする。
【０００６】
このような貼り合わせ時の熱処理を高温（１０００℃以上）で行えば、未接合領域（ボイド）のない良好な接合状態となることが多いが、低温（８００℃以下）で行った場合には、密着した状態のウェハが剥離したり、接合状態が維持されるものの大きなボイドが多数発生するなどの接合不良を生じることが多くなる。この原因は、低温熱処理では、ウェハの貼り合わせ面で発生したガス（水蒸気など）が拡散できないためと推定される。
【０００７】
従って、良好な貼り合わせ状態を得るためには、貼り合わせ時の熱処理温度を高くすれば良いと考えられるが、このように高温熱処理によるウェハの貼り合わせを行った場合でも、接合不良が発生することが往々にしてある。そこで、本件発明者は、このような接合不良の原因を究明するために以下のような実験・考察を行った。
【０００８】
即ち、本件発明者は、まず、ＳＯＩ（Silicon On Insulator）構造を備えたシリコン基板を貼り合わせ法により製造するのに必要な工程を、図４に摸式的に示す順序で実行した。具体的には、図４（ａ）に示すように、溝２１（幅１μｍ、深さ２μｍ：アスペクト比＝２、但し、図面上では寸法関係を厳密に表現していない）を形成したシリコンウェハ２２（表面にはシリコン酸化膜２３を形成）に対して、多結晶シリコン２４を減圧ＣＶＤ法により低温条件（６５０℃）で成膜し、さらに、図４（ｂ）に示すように、多結晶シリコン２４の表面を平坦化研磨して鏡面化した。
【０００９】
そして、図４（ｃ）に示すように、上記シリコンウェハ２２の表面並びに別途に鏡面研磨を施した支持用シリコンウェハ２５の表面に対しそれぞれ親水化処理を施した後に、それらシリコンウェハ２２及び２５を親水化処理面で互いに密着させ、この密着状態で１１５０℃／１時間の熱処理を行って両者を貼り合わせた。さらに、この後に、最終的に図４（ｄ）に示すような状態（シリコンウェハ２２の膜厚が比較的小さい状態）になることを目標として、溝２１の底部が表面に露出する寸前までシリコンウェハ２２の研削を行った。
【００１０】
その結果、図４（ｅ）に示すように、シリコンウェハ２２にあっては、溝２１に対応した領域のみが接合され、それ以外の領域（以後、これを表面領域と呼ぶ）が剥離する現象を生じた。本件発明者は、このような現象について種々の実験及び考察を繰り返した結果、その発生原因が貼り合わせ工程での高温熱処理にあることを突き止めた。
【００１１】
その実験は、図５に摸式的に示したように、溝２１（幅１μｍ、深さ２μｍ）が例えば７μｍ間隔で形成されたシリコンウェハ２２上に、シリコン酸化膜２３及び多結晶シリコン２４を成膜した後に、その多結晶シリコン２４の平坦化研磨処理を施したサンプルＡを用意し、このサンプルＡに対して、前記貼り合わせ工程での高温熱処理と同じ条件（１１５０℃／１時間）で熱処理を施して、熱処理前後での表面段差の変化を調べた。
【００１２】
この結果、サンプルＡの熱処理前には、その表面段差の測定結果を示す図６のように、多結晶シリコン２４の表面に微小な凹凸がランダムに存在しているに過ぎなかったものが、熱処理後には、サンプルＡの断面を示す図７並びにその表面段差の測定結果を示す図８のように、多結晶シリコン２４の表面に、溝部２１の配置間隔（７μｍ間隔）に等しい周期で比較的大きな凹凸形状（高低差±５ｎｍ程度）が発生していることが分かった。
【００１３】
このことから、研磨処理により平坦化された多結晶シリコン２４は、高温の熱処理が行われるのに伴い、再び表面段差が発生することになり、このため、再発生した表面段差の凸部分（溝２１に対応した領域）でのみ支持用シリコンウェハ２５（図４参照）との接合が行われ、凹部分（シリコンウェハ２２の表面領域）では、支持用シリコンウェハ２５との接合が不十分になって、図４（ｅ）に示すような剥離現象を来たすと考えられる。
【００１４】
このような表面段差の再発生は、高温熱処理に伴う多結晶シリコン２４の大粒径化現象（結晶の再配列）に伴うものである。ここで、低温条件で成膜された多結晶シリコン２４は、その＜１１０＞軸が下地面に対してほぼ垂直に成長する柱状結晶と呼ばれる結晶成長をしている。溝２１内部の多結晶シリコン２４は、当該溝部２１の側壁を下地としている部分が存在するため、その部分の多結晶シリコン２４の結晶軸（＜１１０＞軸）の方向は、シリコンウェハ２２の表面領域に成膜された多結晶シリコン２４の結晶軸（＜１１０＞軸）と異なる角度になる。つまり、溝２１の側壁がシリコンウェハ２２の表面に対して直角に形成されていた場合には、溝２１内部の多結晶シリコン２４と外部（表面領域）の多結晶シリコン２４とでは、＜１１０＞軸の方向が９０°異なることになる。
【００１５】
そして、高温熱処理が行われると、多結晶シリコン２４がマイグレーションして柱状結晶が粒状結晶へ移行する（大粒径化する）ようになるが、多結晶シリコン２４にあっては、溝２１内部と表面領域とで＜１１０＞軸の方向が９０°異なること、溝部２１内部では大粒径化現象が閉じた領域で行われることなどから、溝部２１内部と表面領域とでは多結晶シリコン２４が大粒径化する結晶成長過程も異なることになり、この結果として、溝部２１に対応した領域で多結晶シリコン２４が盛り上がる現象が生じ、これが図７及び図８に示したような比較的大きな凹凸形状の発生原因になると考えられる。
【００１６】
このようなメカニズムで発生する多結晶シリコン２４表面の凹凸が、多結晶シリコン２４の成膜及び研磨工程を経たシリコンシリコンウェハ２２と支持用のシリコンウェハ２５とを高温熱処理により貼り合わせる際の接合不良の原因になると推定される。
【００１７】
本発明は上記のような事情に鑑みてなされたものであり、その目的は、半導体ウェハを支持基板に貼り合わせる際に、そのウェハの表面に存する凹凸に起因した接合不良の発生を効果的に防止できるようになる半導体基板の製造方法を提供することにある。
【００３５】
【課題を解決するための手段】
前記目的を達成するために請求項１に記載したような半導体基板の製造方法を採用できる。この製造方法によれば、支持基板（６）に対し貼り合わされる半導体ウェハ（１）の貼り合わせ面には、堆積工程において、その貼り合わせ面全体を覆った状態の多結晶半導体（５）が堆積され、さらに、研磨工程において多結晶半導体（５）の表面が平坦化される。
【００３６】
このように多結晶半導体（５）が堆積されて平坦化された半導体ウェハ（１）に対しては、熱処理工程において、貼り合わせ工程時の熱処理温度と同等若しくはそれ以上の温度で所定時間の熱処理が施される。このような熱処理に伴い、多結晶半導体（５）の大粒径化に伴うマイグレーションが進行するようになる。この後には、補助研磨工程において、多結晶半導体（５′）の表面が再度平坦化されるものであり、この平坦化後に、半導体ウェハ（１）を支持基板（６）に密着させた状態で熱処理を施すことにより両者を接合するという貼り合わせ工程が行われ、以て半導体基板が完成される。
【００３７】
この場合、多結晶半導体（５′）にあっては、その表面が一度平坦化された後に、貼り合わせ工程での熱処理温度と同等若しくはそれ以上の温度で所定時間の熱処理が施され、さらに、この後に表面が再度平坦化されることになる。この結果、多結晶半導体（５′）の表面（貼り合わせ面）の平坦性が高められると共に、貼り合わせ工程での熱処理時において、当該多結晶半導体（５′）の大粒径化に起因した凹凸の再発生が抑制されて、その表面の平坦性が維持されることになる。
【００３８】
このため、支持基板（６）との貼り合わせ面に未接合部分が発生することが抑制されるようになり、結果的に、半導体ウェハ（１）を支持基板（６）に貼り合わせる際に、そのウェハに形成されたパターン構造による凹凸に起因した接合不良の発生を効果的に防止できることになる。
【００３９】
請求項３記載の製造方法によれば、前記補助研磨工程の後で、第２の堆積工程において、多結晶半導体（５′）の表面に第２の多結晶半導体が堆積され、さらに、最終研磨工程において、第２の多結晶半導体の表面が平坦化された後に、貼り合わせ工程が行われる。
【００４０】
この場合、貼り合わせ工程での熱処理時には、第２の多結晶半導体において大粒径化に伴うマイグレーションを生ずるが、その第２の多結晶半導体の下地部（多結晶半導体（５′）の表面）が平坦面であるから、貼り合わせ面となる第２の多結晶半導体の表面に、貼り合わせ工程での熱処理に伴い凹凸が発生する事態が抑制されるようになる。
【００４１】
請求項８、９或いは請求項１０記載の製造方法によれば、貼り合わせ工程の実行前の段階で、補助研磨工程を経た多結晶半導体（５′）の表面、或いは第２の多結晶半導体の表面、または支持基板（６）の表面に熱流動性がある平坦化処理膜が形成されることになる。このため、熱処理工程での熱処理によって多結晶半導体（５′）のマイグレーションが完全な飽和状態になっていない場合、つまり最終的に行われる貼り合わせ工程での熱処理に伴い、多結晶半導体（５′）の表面（貼り合わせ面）或いは第２の多結晶半導体の表面（貼り合わせ面）に凹凸が再発生するような状況にある場合であっても、その貼り合わせ工程での熱処理による平坦化処理膜の流動化現象によって、多結晶半導体（５′）或いは第２の多結晶半導体の表面に再発生する微小な凹凸が吸収されることになり、結果的に良好な接合状態が得られることになる。
【００４２】
請求項１１記載の製造方法によれば、前記熱処理工程での熱処理時間が、多結晶半導体（５）の大粒径化に伴うマイグレーションが飽和する時間以上に設定されているから、貼り合わせ工程での熱処理によって多結晶半導体（５′）或いは第２の多結晶半導体のマイグレーションを生ずることがなくなる。従って、半導体ウェハ（１）の貼り合わせ面側に凹凸が存在する場合であっても、これに堆積された多結晶半導体（５′）或いは第２の多結晶半導体の表面に、貼り合わせ工程での熱処理に伴い凹凸が発生する事態を確実に阻止できるようになる。このため、支持基板（６）との貼り合わせ面に未接合部分が発生することがなくなり、結果的に、半導体ウェハ（１）を支持基板（６）に貼り合わせる際に、そのウェハに形成されたパターン構造による凹凸に起因した接合不良の発生を確実に防止できることになる。
【００４３】
請求項１２記載の製造方法によれば、貼り合わせ工程での熱処理温度が１０００℃以上という高温に設定されているから、半導体ウェハ（１）の貼り合わせ面で発生するガス（水蒸気など）を十分に拡散できるようになる。このため、未接合領域（ボイド）のない良好な接合状態が得られるようになり、結果的に接合強度を高め得るようになる。
【００４４】
請求項１３記載の製造方法によれば、多結晶半導体（５、５′）が多結晶シリコンにより構成されていると共に、堆積工程での堆積温度が、多結晶シリコンの成長速度が比較的遅くなる９００℃以下に設定されているから、半導体ウェハ （１）の貼り合わせ面に溝パターンが形成されている場合でも、その埋設性が良好となり、品質の向上を実現できるようになる。
【００４５】
【発明の実施の形態】
以下、本発明をＳＯＩ構造を有した誘電体分離基板の製造に適用した複数の参照例及び実施例について図１ないし図３を参照しながら説明する。
【００４６】
（第１参照例）
図１には本発明の第１参照例による製造工程例が摸式的に示されており、以下これについて工程順に説明する。
まず、図１（ａ）に示すエッチング工程では、鏡面研磨された第１の単結晶シリコンウェハ１（本発明でいう半導体ウェハに相当、以下の説明では第１のウェハと略称する）の表面を、ウエットエッチング、或いは反応性イオンエッチング（ＲＩＥ）などのドライエッチングにより選択的にエッチングすることにより、深さ０．１μｍ〜５μｍ程度の凹部２を形成する。また、同様のエッチング手法により、第１のウェハ１の表面に、幅が０．５〜３μｍ、深さが１〜２０μｍ程度のアスペクト比が比較的高い溝３を形成する。これにより、第１のウェハ１の表面には凹凸が形成されることになる。
【００４７】
図１（ｂ）に示す成膜工程では、第１のウェハ１の表面に、熱酸化法或いはＣＶＤ法などによりシリコン酸化膜４を形成する。
この後には、図１（ｃ）に示す堆積工程において、上記シリコン酸化膜４上にＬＰＣＶＤ法により多結晶シリコン５（本発明でいう多結晶半導体に相当）を堆積する。この堆積は低圧・低温（９００℃以下望ましくは６５０℃以下）の成長速度を抑制した条件で行うものであり、これにより、多結晶シリコン５によって凹部２は勿論のことアスペクト比が比較的高い溝部３を完全に覆った状態（空洞のない状態）とする。この場合、多結晶シリコン５の表面には、第１のウェハ１表面の凹凸（凹部２及び溝部３）に起因した凹凸が形成された状態となる。
【００４８】
尚、上記堆積工程の実行前に、リンなどの不純物がドープされた多結晶シリコンや酸化膜、窒化膜などを堆積した後に、選択的にエッチングすることで、配線などとして機能する異種材料の膜を形成する構成としても良い。このような構成とした場合でも、第１のウェハ１の表面に凹凸が形成されることになる。
【００４９】
次に、図１（ｄ）に示す熱処理工程では、高温の熱処理を行うことにより、多結晶シリコン５を大粒径化させて粒状結晶の多結晶シリコン５′に変化させる。このときの温度は、少なくとも後で行われる貼り合わせ工程での熱処理温度と同等か、或いはそれ以上の温度にしなければならない。具体的には、例えば貼り合わせ工程での熱処理温度が１１００℃であった場合には、１１５０℃で行う。また、熱処理時間は、多結晶シリコン５のマイグレーションが飽和する時間以上に設定することが望ましい。従って、最適な熱処理時間は、多結晶シリコン５の堆積条件、溝３の形状などを考慮した事前検討に基づいて設定することになり、本参照例では、５〜１０時間に設定している。
【００５０】
この後には、図１（ｅ）に示す研磨工程において、多結晶シリコン５′の表面を化学的機械研磨（ＣＭＰ）により平坦化することにより、当該多結晶シリコン５′の表面凹凸を除去する。これにより、多結晶シリコン５′の表面を段差のない平滑面（鏡面）にする。この場合、研磨布として硬質のものを使用することで、少ない研磨量で効率良い研磨を行い得るようになる。
【００５１】
この研磨工程の実行後には、多結晶シリコン５′の表面、並びに鏡面研磨された第２の単結晶シリコンウェハ６（図１（ｆ）参照、本発明でいう支持基板に相当、以下第２のウェハと略称する）の表面に対して、親水性を持たせるための親水化処理工程（図示せず）を実行する。この親水化処理工程では、第１のウェハ１及び第２のウェハ６を、所定温度に保温された硫酸と過酸化水素水との混合溶液（例えば、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝４：１）などの酸性溶液中に浸漬したり、或いは酸素プラズマ照射するなどの手段によって、各ウェハ１及び６の表面に１〜１００ｎｍ程度の酸化層を形成して親水性を持たせ、しかる後に超純水にて洗浄する。次に、スピンドライヤなどによる乾燥を行って各ウェハ１及び６表面に吸着する水分量を制御した後に、図１（ｆ）に示すような貼り合わせ工程を実行する。
【００５２】
この貼り合わせ工程では、まず、第１のウェハ１の表面（多結晶シリコン５′の表面（鏡面））と第２のウェハ６の表面（鏡面）とを密着させる。これにより、各ウェーハ１及び６は、表面に形成されたシラノール基及び表面に吸着した水分子の水素結合により接着される。この後、例えば窒素などの不活性ガス雰囲気中、或いは酸化性ガス雰囲気中で１１００℃／１時間の熱処理を施す。これにより、第１のウェハ１及び第２のウェハ６の接着面において脱水縮合反応が生起され、それらウェハ１及び６は直接接合されて一体化し、以てＳＯＩ構造を有した接合基板７が形成されることになる。
【００５３】
次に、図１（ｇ）に示す研削及び研磨工程では、接合基板７における第１のウェハ１側の面を溝３が露出する直前まで研削し、この状態から溝３のシリコン酸化膜２をストッパとして機能させた選択研磨を行うことにより、その溝３を露出させる。
【００５４】
以上のような各工程を実行することにより、単結晶シリコン（第１のウェハ１）をシリコン酸化膜２によって誘電体分離させた状態のＳＯＩ基板（半導体基板）を製造することができる。
【００５５】
要するに、上記した本参照例の製造方法は、第１のウェハ１及び第２のウェハ６を密着させて熱処理を行う貼り合わせ工程の実行前に、熱処理工程及び研磨工程を行うようにしたことに特徴を有するものであり、この熱処理工程では、貼り合わせ工程での熱処理温度（１１００℃）より高い温度（１１５０℃）での熱処理を、多結晶シリコン５の大粒径化に伴うマイグレーションが飽和する時間以上（５〜１０時間）行うようにしている。また、研磨工程では、マイグレーションが飽和した状態の多結晶シリコン５の表面（貼り合わせ面）を鏡面状に平坦化するようにしている。
【００５６】
この結果、熱処理工程において多結晶シリコン５のマイグレーションが飽和するようになって、その後に行われる貼り合わせ工程での熱処理によって多結晶シリコン５のマイグレーションを生ずることがなくなる。従って、第１のウェハ１の貼り合わせ面側に凹凸（凹部２及び溝部３）が存在する場合であっても、これに堆積された多結晶シリコン５の表面には、貼り合わせ工程での熱処理に伴い凹凸が発生することがなくなる。このため、第１のウェハ１と第２のウェハ６との貼り合わせ面に未接合部分が発生することがなくなり、結果的に、それらウェハ１及びウェハ６を貼り合わせる際に、第１のウェハ１に形成されたパターン構造による凹凸に起因した接合不良の発生を確実に防止できることになる。
【００５７】
特に、本参照例では、堆積工程における多結晶シリコン５の堆積温度を、貼り合わせ工程時の熱処理温度（１１００℃）より低い温度（９００℃以下、望ましくは６５０℃以下）に設定する構成としているから、その多結晶シリコン５の成長速度が抑制された状態となって埋設性に優れるという利点がある反面、このような温度条件で堆積された多結晶シリコン５はマイグレーションが大きくなるという不具合がある。しかし、本参照例では、上述したように熱処理工程において多結晶シリコン５のマイグレーションを飽和させる構成としているから、このような不具合を確実に除去できることになる。
【００５８】
尚、本参照例では、熱処理工程での熱処理時間を、多結晶シリコン５のマイグレーションが飽和する時間以上に設定したが、多結晶シリコン５のマイグレーションをある程度の範囲内に抑制できるのであれば、これより短い時間に設定する構成としても良い。この構成によれば、貼り合わせ工程において、多結晶シリコン５′のマイグレーションが抑制されることになるから、貼り合わせ工程での熱処理に伴い、当該多結晶シリコン５′の表面に凹凸が発生する事態を極力抑制できるようになり、結果的に、前述したような接合不良の発生を効果的に防止できることになる。また、熱処理工程でのスループットの向上を図り得る。
【００５９】
さらに、本参照例において、親水化処理工程及び貼り合わせ工程を行う前の段階で、第１のウェハ１の表面（多結晶シリコン５′の表面）または第２のウェハ６の表面に、熱流動性がある平坦化処理膜を０．１μｍ〜２μｍ程度の厚さで形成する平坦化処理膜形成工程を行う構成としても良い。この平坦化処理膜としては、熱酸化によるシリコン酸化膜の他に、ＢＰＳＧ（Boron-doped Phosphor Silicate Glass ）、ＰＳＧ（Phosphor Silicate Glass ）、ＳＯＧ（Spin On Glass ）などを利用できる。
【００６０】
このような平坦化処理膜形成工程を行った場合には、熱処理工程での熱処理によって多結晶シリコン５のマイグレーションが完全な飽和状態になっていない場合、つまり最終的に行われる貼り合わせ工程での熱処理に伴い多結晶シリコン５′の表面（貼り合わせ面）に凹凸が再発生するような状況にある場合（例えば、熱処理工程での熱処理時間を短めに設定した場合）であっても、その貼り合わせ工程での熱処理に伴う平坦化処理膜の流動化現象によって、多結晶シリコン５の表面に再発生する微小な凹凸が吸収されることになり、結果的に良好な接合状態が得られることになる。
【００６１】
（第２参照例）
図２には本発明の第２参照例による製造工程例が摸式的に示されており、以下これについて前記第１参照例と異なる部分のみ説明する。
即ち、本参照例では、図２における（ａ）のエッチング工程、（ｂ）の成膜工程、（ｃ）の堆積工程、（ｄ）の熱処理工程、（ｅ）の研磨工程を、第１参照例と同様に行う（図１（ａ）〜（ｅ）参照）。第１参照例では、研磨工程（図１ （ｅ）参照）が終了した第１のウェハ１を、そのまま貼り合わせ工程（図１（ｆ）参照）に供する構成としたが、本参照例では、図２（ｆ）に示す第２の堆積工程を行う。
【００６２】
この第２の堆積工程では、多結晶シリコン５′の表面に、ＬＰＣＶＤ法により第２の多結晶シリコン８（本発明でいう第２の多結晶半導体に相当）を堆積する。この場合の堆積も、低圧・低温（９００℃以下、望ましくは６５０℃以下）の成長速度を抑制した条件で行うのが良いが、常圧・高温でも良い。
【００６３】
この後には、熱処理工程を行うことなく、第２の多結晶シリコン８の表面を化学的機械研磨（ＣＭＰ）などにより平坦化（鏡面化）するという最終研磨工程（図示せず）を実行する。
【００６４】
次いで、第２の多結晶シリコン８の表面、並びに第２のウェハ６の表面に対して、第１参照例と同様の親水化処理を施した後に、図２（ｇ）及び（ｈ）に示すような貼り合わせ工程を実行する。この貼り合わせ工程では、第１のウェハ１の表面（第２の多結晶シリコン８の表面）と第２のウェハ６の表面とを密着させると共に、この状態で、例えば窒素などの不活性ガス雰囲気中、或いは酸化性ガス雰囲気中で１１００℃／１時間の熱処理を施すものであり、これに応じて、それらウェハ１及び６が直接接合された接合基板９が形成されることになる。尚、このときには、上記熱処理に伴い、第２の多結晶シリコン８が大粒径化して粒状結晶の第２の多結晶シリコン８′に変化することになる。さらに、この後には、図２（ｉ）に示す研削及び研磨工程を第１参照例と同様に実行する。
【００６５】
このような構成とした本参照例によれば、多結晶シリコン５′に対しては、貼り合わせ工程での熱処理温度（１１００℃）より高い温度（１１５０℃）で所定時間（５〜１０時間）の熱処理が施されているから、貼り合わせ工程での熱処理では、多結晶シリコン５の大粒径化に起因した凹凸の再発生が抑制されて、多結晶シリコン５′の表面の平坦性が維持されることになる。また、貼り合わせ工程での熱処理時には、第２の多結晶シリコン８において大粒径化に伴うマイグレーションを生ずるが、その第２の多結晶シリコン８の下地部（多結晶シリコン５′の表面）が平坦面であるから、貼り合わせ面となる第２の多結晶シリコン８の表面に、貼り合わせ工程での熱処理に伴い凹凸が発生する事態が極力抑制されるようになる。
【００６６】
このため、本参照例においても、第１のウェハ１と第２のウェハ６との貼り合わせ面に未接合部分が発生することがなくなり、結果的に、第１のウェハ１と第２のウェハ６とを貼り合わせる際に、その第１のウェハ１に形成されたパターン構造による凹凸に起因した接合不良の発生を確実に防止できることになる。
【００６７】
尚、本参照例においても、熱処理工程での熱処理時間を、多結晶シリコン５のマイグレーションが飽和する時間以上に設定したが、多結晶シリコン５のマイグレーションをある程度の範囲内に抑制できるのであれば、これより短い時間に設定する構成としても良い。
【００６８】
さらに、本参照例においても、親水化処理工程及び貼り合わせ工程を行う前の段階で、第１のウェハ１の表面（第２多結晶シリコン８の表面）または第２のウェハ６の表面に、０．１μｍ〜２μｍ程度の比較的厚い平坦化処理膜を形成する平坦化処理膜形成工程を行う構成としても良い。
【００６９】
（実施の形態）
図３には本発明の実施例による製造工程例が摸式的に示されており、以下これについて前記第１参照例と異なる部分のみ説明する。
即ち、本実施例では、図３における（ａ）のエッチング工程、（ｂ）の成膜工程、（ｃ）の堆積工程を第１参照例と同様に行う（図１（ａ）〜（ｃ）参照）。第１参照例では、堆積工程の後に、例えば１１５０℃の高温での熱処理工程（図１（ｄ）参照）を行う構成としたが、本実施例では、図２（ｄ）に示す研磨工程を行った後に、図２（ｅ）に示す熱処理工程を実行する。
【００７０】
上記研磨工程では、多結晶シリコン５の表面を化学的機械研磨（ＣＭＰ）などにより平坦化（鏡面化）するものであり、また、熱処理工程では、例えば１１５０℃の温度での熱処理を、多結晶シリコン５のマイグレーションが飽和する時間以上（５〜１０時間）行うことにより、当該多結晶シリコン５を大粒径化させて粒状結晶の多結晶シリコン５′に変化させる。
【００７１】
このような熱処理工程を行った場合には、図３（ｅ）に示すように、多結晶シリコン５′の表面における溝３と対応した位置に凸部Ｂ及び凹部２と対応した位置に凸部Ｃがそれぞれ発生することになるが、本実施例では、それらの凸部Ｂ及びＣを除去するために、図３（ｆ）に示すような補助研磨工程を実行して多結晶シリコン５′の表面を再度平坦化（鏡面化）する。
【００７２】
この後には、多結晶シリコン５′の表面、並びに第２のウェハ６の表面に対して、第１参照例と同様の親水化処理を施した後に、図３（ｇ）に示すような貼り合わせ工程を実行することにより接合基板７′を形成し、さらに、図３（ｈ）に示すような研削及び研磨工程を第１参照例と同様に実行する。
【００７３】
このような構成とした本実施例によれば、多結晶シリコン５にあっては、その表面が研磨工程により一度平坦化された後に、熱処理工程において、貼り合わせ工程での熱処理温度（１１００℃）より高い温度（１１５０℃）で所定時間（５〜１０時間）の熱処理が施されて大粒径化した多結晶シリコン５′とされ、さらに、この後に補助研磨工程において、その多結晶シリコン５′の表面が再度平坦化されることになる。この結果、多結晶シリコン５′の表面（貼り合わせ面）の平坦性が高められると共に、貼り合わせ工程での熱処理時において、当該多結晶シリコン５′の大粒径化に起因した凹凸の再発生が抑制されて、その表面の平坦性が維持されることになる。
【００７４】
このため、本実施例においても、第１のウェハ１と第２のウェハ６との貼り合わせ面に未接合部分が発生することがなくなり、結果的に、それらウェハ１及び６を貼り合わせる際に、その第１のウェハ１に形成されたパターン構造による凹凸に起因した接合不良の発生を確実に防止できることになる。
【００７５】
尚、本実施例においても、熱処理工程での熱処理時間を、多結晶シリコン５のマイグレーションが飽和する時間以上に設定したが、多結晶シリコン５のマイグレーションをある程度の範囲内に抑制できるのであれば、これより短い時間に設定する構成としても良い。
【００７６】
さらに、本実施例においても、親水化処理工程及び貼り合わせ工程を行う前の段階で、第１のウェハ１の表面（多結晶シリコン５の表面）または第２のウェハ６の表面に、０．１μｍ〜２μｍ程度の比較的厚い平坦化処理膜を形成する平坦化処理膜形成工程を行う構成としても良い。
【００７７】
また、具体的に図示しないが、本実施例において、補助研磨工程（図３（ｆ）参照）を経た多結晶シリコン５′の表面に、第２の多結晶シリコン（第２の多結晶半導体）を、９００℃以下望ましくは６５０℃以下の温度条件で堆積する第２の堆積工程、この第２の堆積工程を経た第２の多結晶シリコンの表面を平坦化する最終研磨工程を順次実行し、この後に前記貼り合わせ工程（図３（ｇ）参照）を行う構成としても良い。
【００７８】
この場合、貼り合わせ工程での熱処理時には、第２の多結晶シリコンにおいて大粒径化に伴うマイグレーションを生ずるが、その第２の多結晶シリコンの下地部（多結晶シリコン５′の表面）が平坦面であるから、貼り合わせ面となる第２の多結晶シリコンの表面に、貼り合わせ工程での熱処理に伴い凹凸が発生する事態が抑制されるようになり、結果的に良好な接合状態が得られるようになる。
【００７９】
加えて、具体的に図示しないが、本実施例において、前記熱処理工程（図３（ｅ）参照）を実行した後に前記補助研磨工程（図３（ｆ）参照）を実行することなく、多結晶半導体シリコン５′の表面に第２の多結晶シリコン（第２の多結晶半導体）を堆積する第２の堆積工程、この第２の堆積工程を経た第２の多結晶シリコンの表面を平坦化する研磨工程を順次実行し、この後に前記貼り合わせ工程（図３（ｇ）参照）を行う構成としても良い。
【００８０】
（その他の実施の形態）
尚、本発明は上記した実施例に限定されるものではなく、次のような変形または拡張が可能である。
熱処理工程においては、貼り合わせ工程での熱処理温度（１１００℃）より高い温度（１１５０℃）の熱処理を行う構成としたが、少なくとも同等の熱処理温度であれば良い。また、貼り合わせ工程での熱処理温度は、上記実施例のように１１００℃以上に設定する必要はなく、１０００℃程度以上に設定すれば所期の目的を達成できるものである。
【００８１】
半導体ウェハとしては、第１の単結晶シリコンウェハ１に限らず、４族元素を主体とした半導体であれば、例えば、Ｇｅ（ゲルマニウム）、ＳｉＣ（炭化シリコン）、ＳｉＧｅ（シリコンゲルマニウム）などより成るウェハを用いることができる。
【００８２】
支持基板としては、第２の単結晶シリコンウェハ６に限らず、他の半導体基板或いは絶縁性を有するセラミック基板やガラス基板などを用いることもできる。また、ＳＯＩ基板に限らず、特性が異なる２枚の半導体基板（半導体ウェハ）を直接貼り合わせた多層構造基板にも適用できる。
【図面の簡単な説明】
【図１】 本発明の第１参照例による製造工程を摸式的に示す断面図
【図２】 本発明の第２参照例による製造工程を摸式的に示す断面図
【図３】 本発明の実施例による製造工程を摸式的に示す断面図
【図４】 従来の欠点を説明するための製造工程例を摸式的に示す断面図
【図５】 本件発明者が行った実験内容を説明するための摸式的な断面図その１
【図６】 熱処理を行う前の実験サンプルにおける表面段差を測定した結果を示す図
【図７】 本件発明者が行った実験内容を説明するための摸式的な断面図その２
【図８】 熱処理を行った後の実験サンプルにおける表面段差を測定した結果を示す図
【符号の説明】
１は第１の単結晶シリコンウェハ（半導体ウェハ）、３は溝、４はシリコン酸化膜、５、５′は多結晶シリコン（多結晶半導体）、６は第２の単結晶シリコンウェハ（支持基板）、８、８′は第２の単結晶シリコン（第２の多結晶半導体）を示す。
Claims (15)
- 半導体ウェハ（１）を支持基板（６）に密着させた状態で熱処理を施すことにより両者を接合する貼り合わせ工程を経て完成される半導体基板の製造方法において、
前記半導体ウェハ（１）の貼り合わせ面上に当該貼り合わせ面全体を覆った状態の多結晶半導体（５）を堆積する堆積工程、
この堆積工程を経た前記多結晶半導体（５）の表面を平坦化する研磨工程、
この研磨工程を経た前記半導体ウェハ（１）に対して、前記貼り合わせ工程時の熱処理温度と同等若しくはそれ以上の温度で所定時間の熱処理を施す熱処理工程、
この熱処理工程を経た多結晶半導体（５′）の表面を再度平坦化する補助研磨工程、
を順次実行し、この後に前記貼り合わせ工程を行うことを特徴とする半導体基板の製造方法。 - 前記堆積工程では、多結晶半導体（５）を前記貼り合わせ工程時の熱処理温度より低い温度条件で堆積するように構成されていることを特徴とする請求項１記載の半導体基板の製造方法。
- 前記補助研磨工程を経た前記多結晶半導体（５′）の表面に第２の多結晶半導体を堆積する第２の堆積工程、
この第２の堆積工程を経た前記半導体ウェハ（１）の第２の多結晶半導体表面を平坦化する最終研磨工程、
を順次実行し、この後に前記貼り合わせ工程を行うことを特徴とする請求項１または２記載の半導体基板の製造方法。 - 前記第２の堆積工程では、第２の多結晶半導体を前記貼り合わせ工程時の熱処理温度より低い温度条件で堆積するように構成されていることを特徴とする請求項３記載の半導体基板の製造方法。
- 請求項１記載の半導体基板の製造方法において、
前記熱処理工程を実行した後に前記補助研磨工程を実行することなく、前記半導体ウェハ（１）の多結晶半導体（５′）の表面に第２の多結晶半導体を堆積する第２の堆積工程、
この第２の堆積工程を経た前記半導体ウェハ（１）の第２の多結晶半導体表面を平坦化する最終研磨工程、
を順次実行し、この後に前記貼り合わせ工程を行うことを特徴とする半導体基板の製造方法。 - 前記第２の堆積工程では、第２の多結晶半導体を前記貼り合わせ工程時の熱処理温度より低い温度条件で堆積するように構成されていることを特徴とする請求項５記載の半導体基板の製造方法。
- 請求項３ないし６の何れかに記載の半導体基板の製造方法において、前記第２の多結晶半導体は多結晶シリコンにより構成され、
前記第２の堆積工程での堆積温度を９００℃以下に設定したことを特徴とする半導体基板の製造方法。 - 前記研磨工程を経た多結晶半導体（５′）の表面に熱流動性がある平坦化処理膜を形成する平坦化処理膜形成工程を実行することを特徴とする請求項１または２記載の半導体基板の製造方法。
- 前記最終研磨工程を経た第２の多結晶半導体の表面に熱流動性がある平坦化処理膜を形成する平坦化処理膜形成工程を実行することを特徴とする請求項３ないし８の何れかに記載の半導体基板の製造方法。
- 前記貼り合わせ工程の実行前に、支持基板（６）の表面に熱流動性がある平坦化処理膜を形成する平坦化処理膜形成工程を実行することを特徴とする請求項１ないし９の何れかに記載の半導体基板の製造方法。
- 前記熱処理工程での熱処理時間は、前記多結晶半導体（５）の大粒径化に伴うマイグレーションが飽和する時間以上に設定されることを特徴とする請求項１ ないし１０の何れかに記載の半導体基板の製造方法。
- 前記貼り合わせ工程における熱処理温度を１０００℃以上に設定したことを特徴とする請求項１ないし１１の何れかに記載の半導体基板の製造方法。
- 前記多結晶半導体（５、５′）は多結晶シリコンにより構成され、
前記堆積工程での堆積温度を９００℃以下に設定したことを特徴とする請求項１ないし１２の何れかに記載の半導体基板の製造方法。 - 請求項１３記載の半導体基板の製造方法において、
前記熱処理工程での熱処理温度を１１５０℃に設定すると共に、その熱処理時間を５〜１０時間に設定したことを特徴とする半導体基板の製造方法。 - 前記支持基板（６）は絶縁材料により形成されることを特徴とする請求項１ないし１４の何れかに記載の半導体基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22352797A JP4144047B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体基板の製造方法 |
| US09/136,294 US6060344A (en) | 1997-08-20 | 1998-08-19 | Method for producing a semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22352797A JP4144047B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1167896A JPH1167896A (ja) | 1999-03-09 |
| JP4144047B2 true JP4144047B2 (ja) | 2008-09-03 |
Family
ID=16799553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22352797A Expired - Fee Related JP4144047B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体基板の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6060344A (ja) |
| JP (1) | JP4144047B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191007B1 (en) * | 1997-04-28 | 2001-02-20 | Denso Corporation | Method for manufacturing a semiconductor substrate |
| KR100252751B1 (ko) * | 1997-12-27 | 2000-04-15 | 김영환 | 반도체 소자 제조 방법 |
| US6417098B1 (en) * | 1999-12-09 | 2002-07-09 | Intel Corporation | Enhanced surface modification of low K carbon-doped oxide |
| FR2812451B1 (fr) * | 2000-07-28 | 2003-01-10 | St Microelectronics Sa | Procede de fabrication d'un ensemble silicium sur isolant a ilots minces semi-conducteurs entoures d'un materiau isolant |
| US6844236B2 (en) * | 2001-07-23 | 2005-01-18 | Agere Systems Inc. | Method and structure for DC and RF shielding of integrated circuits |
| JP4556158B2 (ja) * | 2002-10-22 | 2010-10-06 | 株式会社Ｓｕｍｃｏ | 貼り合わせｓｏｉ基板の製造方法および半導体装置 |
| US20040134418A1 (en) * | 2002-11-08 | 2004-07-15 | Taisuke Hirooka | SiC substrate and method of manufacturing the same |
| JP4828230B2 (ja) | 2004-01-30 | 2011-11-30 | 株式会社Ｓｕｍｃｏ | Ｓｏｉウェーハの製造方法 |
| FR2875947B1 (fr) * | 2004-09-30 | 2007-09-07 | Tracit Technologies | Nouvelle structure pour microelectronique et microsysteme et procede de realisation |
| FR2876220B1 (fr) * | 2004-10-06 | 2007-09-28 | Commissariat Energie Atomique | Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees. |
| FR2897982B1 (fr) * | 2006-02-27 | 2008-07-11 | Tracit Technologies Sa | Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat |
| FR3086096B1 (fr) | 2018-09-14 | 2021-08-27 | Soitec Silicon On Insulator | Procede de realisation d'un substrat avance pour une integration hybride |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6051700A (ja) * | 1983-08-31 | 1985-03-23 | Toshiba Corp | シリコン結晶体の接合方法 |
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| JPH02177433A (ja) * | 1988-12-28 | 1990-07-10 | Sony Corp | 半導体基板の製法 |
| JPH02267949A (ja) * | 1989-04-07 | 1990-11-01 | Sony Corp | 半導体基板の製造方法 |
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| JPH05226463A (ja) * | 1992-02-10 | 1993-09-03 | Mitsubishi Materials Corp | 貼り合わせ誘電体分離ウェーハの製造方法 |
| US5314107A (en) * | 1992-12-31 | 1994-05-24 | Motorola, Inc. | Automated method for joining wafers |
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-
1997
- 1997-08-20 JP JP22352797A patent/JP4144047B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-19 US US09/136,294 patent/US6060344A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1167896A (ja) | 1999-03-09 |
| US6060344A (en) | 2000-05-09 |
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