JPH02267949A - 半導体基板の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板の製造方法、特にウェーハを貼合せ
てＳ　ＯＩ　　（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａ
ｔｏｒ）基板を製造する方法に関する。

〔発明の概要］ 本発明は、半導体基板の製造方法において、半導体ウェ
ーハ上に絶縁膜を介して低成長温度にて半導体層を形成
し、該半導体層上に別のウェーハを貼合せたのち、上記
半導体ウェーハを研磨することにより、上記半導体層へ
のピンホールの発生を防止して半導体基板の高信頼性化
を図ると共に、該基板上に形成されるデバイスの歩留り
をも向上させるようにしたものである。

〔従来の技術〕

近時、絶縁体上に薄膜単結晶シリコン層を形成してなる
所謂Ｓｏｌ基板を用いて超ＬＳＩを作製する開発が進め
られている。各種のＳｏｌ基板の作製方法の中でも最も
結晶性が良く、特性面でも優れていると考えられるもの
に貼り合せ方式がある。

第４図は貼り合せ方式によるＳｏｌ基板の一例を示す。

第４図Ａに示すように鏡面シリコンウェーハ（２１）・
の主面にフォトリソグラフィー技術を用いて複数の凸部
（２２）が形成されるように所定パターンの段差を形成
する。そして、その主面上に絶縁膜例えばＳｉＯ□膜（
２３）を形成し、さらに段差を埋めるために全面に平坦
化用の層例えば多結晶シリコン層（２４）を形成し、こ
の多結晶シリコン層（２４）の表面を平坦研磨する。

次に、第４図Ｂに示すように平坦化された多結晶シリコ
ン層（２４）に別に鏡面シリコンウェーハ（２５）を貼
り合せた後、第４図Ｃに示すようにＳｉＯ□膜（２３）
を研磨ストッパーにして、シリコンウェーハ（２１）の
裏面より研磨し、ＳｉＯ□膜（２３）で分離された複数
の島状シリコン薄膜（２６）を有したＳｏｌ基板（２７
）を得ている。

（発明が解決しようとする課題〕 しかしながら、従来の半導体基板の製造方法においては
、第４図Ａで示す多結晶シリコン層（２４）に対する平
坦研磨の際、核層（２４）内にピンホール（２８）が多
数発生し、その後の貼合せ工程後、上記ピンホール（２
８）が気泡（２９）となって残存し、その後に行なわれ
るデバイス作成時の熱処理等で上記気泡（２９）が破裂
して炉の汚染や歩留りの低下を招いていた。

その原因としては、ＳｉＯ□膜（２３）上にＣＶＤ法に
よって多結晶シリコン層（２４）を形成する際、高い成
長温度（１０００°Ｃ〜１１５０°Ｃ）で行なっている
ため、ＳｉＯ□膜（２３）上に局部的に核が生じると、
その核から単結晶の成長が象、速に行なわれ、所望する
厚みの多結晶シリコン層（２４）をＳｉＯ□膜（２３）
上に形成した段階において、上記の如く単結晶成長した
部分が所望の厚みよりも士数倍高い針状結晶所謂うイス
力（３０）として異常成長しく第６図参照）、第４図Ａ
に示す如く、後工程の多結晶シリコン層（２４）に対す
る平坦化研磨加工において、上記ウィスカ（３０）が根
元から抜き取られ、その抜き取られた部分がピンホール
（２８）になると考えられる。換言すれば、このピンホ
ール（２８）は、多結晶シリコン層（２４）のグレンサ
イズが大きくなるほど発生し易いとも考えられる。即ち
、上記グレンサイズは、多結晶シリコン層（２４）の成
長温度に依存し、該温度が高いほど大きくなり易いから
である。尚、上記現象は、ＳｉＯ□膜（２３）上にゴミ
、異物等が付着した場合にも発生し、ゴミ、異物等を核
として単結晶成長して上述の如くウィスカ（３０）とな
り、ピンホール（２８）発生の要因となる。

本発明は、このような点に鑑み成されたもので、その目
的とするところは、多結晶シリコン層へのピンホールの
発生を防止して半導体基板の高信頼性化を図ると共に、
デバイスの歩留りを向上させることができる半導体基板
の製造方法を提供することにある。

［課題を解決するための手段］ 本発明の半導体基板の製造方法は、半導体ウェーハ（１
）上に絶縁膜（ＳｉＯ□膜）（３）を介して低成長温度
（約５００°Ｃ〜９５０°Ｃ９生産効率上、６００’Ｃ
以上が好ましい）にて半導体層（多結晶シリコン層）（
４）を形成し、その半導体層（４）上に別のウェーハ（
１１）を貼合せたのち、半導体ウェーハ（１）を研磨す
る。

Ｃ作用〕 上述の本発明の製造方法によれば、絶縁膜（３）上に半
導体層（４）を形成する際、低成長温度（約５００°Ｃ
〜９５０°Ｃ）で行なうようにしたので、絶縁膜（３）
上に核が見かけ上物−に発生し、その核の成長も比較的
遅く進むため、核の発生量が多くなる。その結果、半導
体層（４）のグレンサイズが微細化し、従来の如く局部
的に発生した核が異常成長するという現象が生じなくな
る。

従って、半導体層（４）へのピンホールの発生量が大幅
に減少し、貼合せ後もその貼合せ界面に気泡として残存
しなくなるため、以後のデバイス熱処理で気泡による破
裂も無くなり、炉に対する汚染も防止できる。その結果
、高信顛性のある半導体基板（１６）を製造することが
可能になると共に、高歩留りでデバイスを形成すること
が可能になる。

〔実施例〕

以下、第１図〜第３図を参照しながら本発明の詳細な説
明する。

第１図は、本実施例に係る半導体基板（以後、Ｓ○■基
板と記す）の製・遣方法を示す工程図である。以下、そ
の工程を順を追って説明する。

まず、第１図Ａに示すように、両面が鏡面加工されたシ
リコンウェーハ（１）の主面にフォトリソグラフィ技術
を用いて複数の厚さ１０００人の凸部（２）が形成され
るように所定パターンの段差を形成する。

次に、第１図Ｂに示すように、段差を有するシリコンウ
ェーハ（１）の主面上に厚さ１μｍ程度の熱酸化及びＣ
ＶＤ　（化学気相成長）によるＳｉＯ□膜（３）を形成
し、このＳｉＯ□膜（３）をバッファとして、更にこの
上にＣＶＤによる多結晶シリコン層（４）を厚さ５μｍ
程度堆積する。このときの成長温度は通常よりも低い約
５００°Ｃ〜９５０°Ｃの範囲の低成長温度で行なう。

本実施例では生産効率から鑑みて約６００°Ｃにて行な
う。

次に、第１図Ｃに示すように、凸部（２）の影響による
多結晶シリコン層（４）上の凸部（１０００人程度０段
差）（５）を除去するために、多結晶シリコン層（４）
に対し平坦化研磨を行なう。この研磨加工は、第２図に
示す研磨盤、即ち基台（６）上のセラミック等で形成さ
れた平坦な剛体定盤（７）の表面に砥粒（例えばＣｅＯ
、、アルミナ等）（８）と軟質材（ホットメルトワック
ス、パラフィン、ピッチ、松ヤニ、ボンド剤等）（９）
の混合品を数十〜数百μｍの厚さに塗布してなる研磨盤
（１０）を用いる。このとき、研磨盤（１０）と研磨さ
れるウェーハ（１）間には水又は水に砥粒を混ぜた懸濁
液が注入される。この研磨では、いわゆる共摺り効果で
１０００人程度０段小なパターン凸部（５）のみが研磨
され、多結晶シリコン層（４）が平坦化される。尚、面
粗さ（平均粗さ）が１０Å以下の鏡面となされる。

次に、第１図りに示すように、別のシリコンウェーハ（
このウェーハに対しても面粗さが１０Å以下の鏡面加工
が施されることが好ましい”）　（１１）を平坦化され
た多結晶シリコン層（４）に直接接合して貼合せウェー
ハ（１２）となす。このとき、両ウェーハ（１）及び（
１１）はＯＨ基を基本とした水素結合により自己吸着し
、その後、酸素雰囲気又は窒素雰囲気中で１１００°Ｃ
，２時間の熱処理を行なって貼合せ界面（２）に対して
バルク並みの密着度をもたせる。

次に、第１図Ｅ（尚、この同図Ｅ以降は、上記同図Ａ−
Ｄとは配置を逆にしである）に示すように、貼合せウェ
ーハ（１２）の周端縁（ｌａ）　、　（ｌｌａ）に対し
面取りを行なう。この面取りは、最初粗い砥石にて一方
のウェーハ（１）の周端縁（１ａ）を中心に削り、別の
ウェーハ（１１）の周端縁（ｌｌａ）に対しては界面（
ｆ）をやや削る程度とする。その後、研磨表面に生じた
砥石によるダメージ層をエツチング除去して加工歪みを
とる。このとき、一方のウェーハ（１）の他主面側にお
いてＲ（円弧）　（１３）が形成されるようにする。通
常、ウェーハは第３図に示すように、周端縁が断面円弧
状となっているため、後工程の一方のウェーハ（１）に
対する研磨加工の際、貼合せ界面（り付近まで研磨した
とき、一方のウェーハ（１）の周端縁（１ａ）が別のウ
ェーハ（１１）に対して浮いた状態となり、更にその部
分（１４）が非常に薄くなって欠は易くなる。この部分
（１４）が欠けるとダスト源、ゴミの原因となってデバ
イス作成上の歩留りの低下につながる。従って、上述の
如く貼合せウェーハ（１２）に対し面取りを行なうこと
によって上記不都合を回避することができる。

しかる後、一方のウェーハ（１）をその端面より平坦研
磨（即ち、選択研磨）してＳｉ０ｇ膜（３）で互いに分
離された複数の島状シリコン薄層（１５）を形成して目
的のＳｏｌ基板（１６）を得る。この研磨加工に用いら
れる研磨盤は、すでに上述したように第２図に示す研磨
盤（１０）を用い、第１図りの工程で得られた貼合せウ
ェーハ（１２）を例えばシリコンゴム等の柔らかい材料
を介してプレートに保持し、その状態でウェーハ（１２
）の下面即ちシリコンウェーハ（１）側の面を上述の研
磨盤（１０）の軟質材（９）の面に圧接し、研磨盤（１
０）を回転させながら研磨するようになす。なお、この
とき研磨液が注入される。

研磨液はシリコンと化学反応し、５ｉｎ２と化学反応し
ないアルカリ性溶液が用いられる。この結果、第１図Ｆ
に示すようにウェーハ全体が平坦に研磨され、ＳｉＯ□
膜（３）の面が露出する位置で研磨を停止することによ
り、ＳｉＯ□膜（３）の各凹部内にＳｉＯ□膜（３）の
面とほぼ同じ面で平坦な島状シリコン薄層（１５）が形
成される。また、この研磨では軟質砥粒（８）がシリコ
ン、　Ｓｉｎｇより硬度が低いので、ウェーハの研磨面
に傷やダメージを与えずに研磨できる。これによって良
好な目的のＳｏｌ基板を作製することができる。

上述の如く本例によれば、第１図Ｂで示す工程において
、ＳｉＯ□膜（３）上に多結晶シリコン層（４）を形成
する際、低成長温度（約５００°Ｃ〜９５０°Ｃ１本例
では約６００”Ｃ）で行なうようにしたので、多結晶シ
リコン層（４）の形成時、ＳｉＯ□膜（３）上に核が見
かけ上鉤−に発生し、その核も比較的遅く成長するため
、核の発生量が多くなる。その結果、多結晶シリコン層
（４）のグレンサイズが微細化し、従来のように局部的
に発生した核が異常成長して所望する層厚（約５μｍ）
よりも数倍から十数倍高いウィスカ（高さ約２０〜６０
μｍ）が発生するということが無くなる。たとえウィス
カが発生したとしても、その大きさは非常に小さいもの
であるため（多結晶シリコン層（４）に埋没する程度）
、後の平坦研磨によって抜き取られるということがない
。

従って、ウィスカの発生によって生じていた多結晶シリ
コン層（４）のピンホールが大幅に減少し、貼合せ後も
気泡として残存しなくなるため、以後の第１図りで示す
熱処理や第１図Ｆ以降における島状シリコン薄層（１５
）へのデバイス作製時に行なわれる熱処理等で気泡によ
る破壊も無くなり、炉に対する汚染も防止できる。その
結果、高信頬性のあるＳｏｌ基板を製造することが可能
になると共に、デバイスを高歩留りで作成することが可
能となる。

尚、上記実施例では、第１図Ｆで示す選択研摩時、剛体
定盤（７）上に軟質材（９）と砥粒（８）の混合品を塗
布した研磨盤（１０）を用いたが、その他、研磨定盤の
上に硬質パッド（ポリエステルの不織布にポリウレタン
を含浸させたもの、ポリウレタンのポーラス状シート等
）を貼付した研磨盤を用いてもよい。この場合、研磨液
としてアルカリ性の溶液（例えばエチレンジアミンや水
酸化カリウムの水溶液）を用い、更にウェーハ（１２）
に対し加圧５０〜２５０　ｇ　／　ｃｎｌで押しつけ、
研磨液供給量を５〜１８０ｃＣ／ｍｉｎで行なうことに
より、均一な厚さの島状シリコン層を形成することがで
きる。

〔発明の効果〕

本発明に係る半導体基板の製造方法は、半導体ウェーハ
上に絶縁膜を介して低成長温度にて半導体層を形成し、
該半導体層上に別のウェーハを貼合せたのち、上記半導
体ウェーハを研磨するようにしたので、上記半導体層へ
のピンホールの発生を防止することが可能となり、半導
体基板の高信顛性化を図ることができると共に、該基板
上に形成されるデバイスの歩留りをも向上させることが
できる。

【図面の簡単な説明】

第１図は本実施例に係るＳｏｌ基板の製造方法を示す工
程図、第２図は研磨盤を示す構成図、第３図は面取りの
作用を示す説明図、第４図は従来例を示す工程図、第５
図は従来例の作用を示す説明図である。 （１）は一方のウェーハ、（２）は凸部、（３）は５ｉ
（ｈ膜、（４）は多結晶シリコン層、（５）は凸部、（
１２）は貼合せウェーハ、（１５）は島状シリコン薄層
、（１６）はＳＯ■基板である。 Ｇ・・−基台 ７−剛体定盤 ８・−・石ガ壜石Δ、１ ９−・・軟質材 １０−−・ａ＠霊

Claims (1)

1. 【特許請求の範囲】 半導体ウェーハ上に絶縁膜を介して低成長温度にて半導
   体層を形成する工程と、 該半導体層上に別のウェーハを貼合せる工程と、上記半
   導体ウェーハを研磨する工程とを有する半導体基板の製
   造方法。