KR19980060856A - 반도체용 에스.오.아이(soi) 기판의 제조 방법 - Google Patents

반도체용 에스.오.아이(soi) 기판의 제조 방법 Download PDF

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Abstract

본 발명은 반도체용 SOI 기판의 제조방법에 관한 것으로, 트랜치 소자분리를 이용함으로써 반도체 디램 소자의 디자인 룰감소에 따라 발생하는 필드 산화막의 미성장 등과 같은 LOCOS 공정의 불안정 요인을 해결함과 동시에, 트랜치 소자분리시 트랜치의 충진을 위해 사용된 O3TEOS USG를 이용한 화학기계적 연마를 통해 얇고 균일한 고품질의 실리콘 활성층을 얻게 되어 후속 노광 공정시 패턴의 정의가 용이하게 되어 소자의 신뢰성 및 수율 향상을 기대할 수 있다.

Description

반도체용 에스.오.아이(SOI) 기판의 제조 방법
본 발명은 반도체용 기판의 제조 방법에 관한 것으로, 특히 접합형 에스.오.아이(Silicon-On-Insulator; 이하 SOI라 표기함) 기판의 제조 방법에 관한 것이다.
도 1a 내지 도 1c는 상기 종래의 기술에 따른 SOI 기판의 제조 공정단계를 도시한 도면이다.
상기 도면에 도시된 바와같이, 일반적으로 접합형 SOI 기판을 제조하기 위해서는 두장의 웨이퍼(11,15)를 접합한 후, 후면 연마(back-grinding)와 식각을 통해 일정두께, 예컨대 수 ㎛까지 씨닝(thinning) 공정을 진행한 뒤, 최종적으로 화학적, 기계적 연마(Chemical Mechanical Polishing; 이하 CMP라 표기함)를 통해 소자 형성을 위한 얇은 실리콘층을 얻는 방법을 채택하고 있다.
이때 상기 SOI 기판의 제조에 있어서, 두장의 웨이퍼(11,15)중 후에 소자를 형성시킬 실리콘층을 제공하는 웨이퍼를 씨드 웨이퍼(Seed Wafer)(11)라 하고, 또한 얇은 실리콘층을 지지해주는 웨이퍼를 지지 웨이퍼(Supporting Wafer)(15)라 칭한다.
상기 CMP를 이용한 연마공정은 주로 LOCOS(LOCal Oxidation of Silicon) 방법에서 소자 분리용으로 사용하는 필드 산화막(Fox; Field Oxide)를 연마정지층으로 사용하는 방법이 주종을 이루고 있으나, 상기한 방법은 반도체 소자의 셀(cell)과 페리(periphery) 지역에서의 필드 산화막의 두께 차이로 인해 CMP 공정을 실시한 후, 실리콘 활성층의 불균일성을 야기하게 되고, 이로 인해 후속 노광 공정에서 촛점(Focusing)의 기준을 설정할 수 없게 되어 소자의 형성이 불가능하게 되는 문제점이 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위하여, 트랜치를 이용한 소자 분리 기술을 사용하여 셀과 주변 영역 모두에서 균일한 실리콘 활성층을 얻을 수 있도록 하여 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체용 SOI 기판의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 SOI 기판의 제조 공정단계를 도시한 단면도
도 2a 내지 도 2g는 본 발명의 방법에 따른 SOI 기판의 제조 공정단계를 도시한 단면도
*도면의 주요부분에 대한 부호의 설명*
11, 21 : 씨드 웨이퍼13 : 필드 산화막
15, 27 : 지지 웨이퍼17, 29 : 실리콘 활성층
25 : O3TEOS USG
상기 목적을 달성하기 위하여 본 발명에서는;
씨드 웨이퍼상에 얕은 깊이의 트랜치를 형성하는 공정과;
상기 씨드 웨이퍼 상부에 O3TEOS USG를 전면증착하는 공정과;
상기 트랜치 홈을 형성하지 않은 부분에 증착된 O3TEOS USG를 제거하는 공정과;
상기 씨드 웨이퍼의 상부에 지지 웨이퍼를 접합시키는 공정과;
상기 씨드 웨이퍼의 후면을 연마 및 식각하는 공정과;
상기 연마과정 중 생긴 씨드 웨이퍼 표면의 조도를 감소시키고 원하는 실리콘 활성층을 얻기 위해 연마를 실시하는 공정으로 구성되는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
도 2a 내지 도 2g 는 본 발명의 방법에 따른 SOI 기판의 제조 공정단계를 도시한 도면이다.
먼저, 씨드 웨이퍼(21)상에 얕은 깊이의 트랜치(Shallow Trench)를 형성하기 위해 노광 및 식각을 실시하여 씨드 웨이퍼(21)에 트랜치홈(23)을 형성한다.
이때 상기 트랜치 홈(23)의 깊이는 0.05~0.50㎛로 한다(도 2a 참조).
다음, 전체 씨드 웨이퍼(21) 상부에 O3TEOS USG를 증착한다.
이때 상기 O3TEOS USG를 증착하는 조건은 N290 SLM, TEOS 플로우(Flow)는 N2가 3~10 SLM, O3의 농도 100~150G/㎥ 정도 조건에서 500Å~5000Å 정도 증착하여 트랜치 충진 산화막 증착 공정을 완료한다(도 2b 참조).
트랜치 충진 산화막인 O3TEOS USG 증착 공정을 완료한 후, 소자 분리용 산화막으로서의 특성 향상을 위해 O3TEOS USG의 치밀화(densification)를 해 준다.
이때 상기 치밀화 공정조건으로는 950~1150℃에서 N2분위기하에서 30분~60분 동안 열처리하는 것으로 한다.
그 다음, 트랜치 홈을 형성하지 않은 부분에 증착된 O3TEOS USG를 제거하기 위해 CMP 공정을 실시하여 트랜치 홈(23)에만 O3TEOS USG(25)가 채워져 있도록 하고, 이와 동시에 홈이 형성되지 않은 부분은 평탄하게 하여 두개의 웨이퍼 접합시 웨이퍼의 표면의 불균일성으로 인한 공극(void)의 발생을 억제할 수 있도록 한다.
이때 상기 씨드 웨이퍼(21)와 지지 웨이퍼(27)와의 접합전 단계에서 씨드 웨이퍼(21)상에 형성된 트랜치 홈(23) 이외의 지역에 증착된 O3TEOS USG(25)를 제거할 시 산화막 제거 장비나 또는 CMP 법을 이용하여 실시할 수 있다.
아울러, 상기 씨드 웨이퍼(21)와 지지 웨이퍼(27)와의 접합전 단계에서 웨이퍼(27)를 세정할 시 피라나 세정과 SC-1 세정을 동시에 실시하거나 또는 어느 하나의 세정공정을 실시한다.
그러나 상기 트랜치 홈(23)을 제외한 지역의 O3TEOS USG를 제거한 후 씨드 웨이퍼(21)에 어떠한 공정도 진행하지 않고 바로 지지 웨이퍼(27)와 접합할 수도 있다.
한편, 지지 웨이퍼(27)에는 열산화막이나 또 다른 O3TEOS USG 등을 증착한 지지 웨이퍼를 제작한 다음, 씨드 웨이퍼(21)와 지지 웨이퍼(27)에 대해 여러 가지 표면 처리 방법으로 표면 친수화 처리를 함으로써 접합을 용이하도록 해야 한다.
접합은 저진공에서 행하고 후속 열처리를 통해 충분한 접합 강도를 부여하여 후속 씨닝 공정에서도 접합면이 떨어지지 않도록 해야 한다.
한편, 상기 씨드 웨이퍼(21)상에 O3TEOS USG를 증착하기 전 씨드 웨이퍼 표면(21)에 대해 플라즈마 처리를 실시하여 진행할 수도 있다.
이때의 상기 플라즈마 처리 조건은 N2/NH3=(1~3)/(2~10) SLM, HL/LH=(0.1~0.9)/(0.1~0.6), 압력=1.0~2.0Torr, 온도=300~400℃, 시간=10~60초로 실시한다(도 2d 참조).
다음 접합이 완료된 웨이퍼는 후면 연마 장치(back-grinder), 회전 식각 장치(spin-etcher)와 같은 장비를 사용해 연마를 한 후, 상기 연마 과정 중 생긴 표면의 조도(roughness)를 감소시키고 원하는 실리콘 활성층(29)을 얻기 위해 CMP 연마를 한다.
상기 최종 실리콘 활성층(29)의 두께는 0.05~0.30㎛로 한다(도 2f 참조).
이때 상기 CMP 공정을 이용하여 웨이퍼 연마시 접합 전, 씨드 웨이퍼(21) 트랜치 홈(23)에 형성시켰던 O3TEOS USG(25)와 홈(23)이 형성되지 않았던 실리콘층과의 연마 선택도에 의해 균일하고도 얇은 고질의 실리콘 활성층을 얻을 수 있다(도 2g 참조).
한편, 상기 본 발명의 방법은 씨드 웨이퍼(21)에 트랜지스터나 캐패시터를 형성시킨 후, 지지 웨이퍼(27)와 접합을 하는 경우에도 적용할 수 있다.
또한 상기 지지 웨이퍼(27)로는 무공정 웨이퍼, 열산화막을 형성시킨 웨이퍼, BPSG를 증착시킨 웨이퍼, O3TEOS USG를 증착시킨 웨이퍼, SOG를 증착시킨 웨이퍼, 화학증착법으로 SiO2를 형성시킨 웨이퍼중 어느 하나의 웨이퍼를 사용할 수도 있다.
한편 상기 본 발명의 기술에 따른 방법에서 씨드 웨이퍼(21)의 셀영역은 트랜치 소자분리법을 사용하되, 트랜치 홈을 채우는 O3TEOS USG를 증착하여 후속 CMP 공정시 연마 정지층으로 사용하고, 씨드 웨이퍼(21)의 주변영역은 LOCOS법을 사용하여 필드 옥사이드를 연마 정지층으로 이용할 수도 있다.
이상 상술한 바와 같이, 본 발명의 방법에 따른 SOI 기판의 제조방법은 트랜치 소자분리를 이용함으로써 반도체 디램 소자의 디자인 롤감소에 따라 발생하는 필드 산화막의 미성장(field oxide ungrown) 등과 같은 LOCOS 공정의 불안정 요인을 해결함과 동시에, 트랜치 소자분리시 트랜치의 충진을 위해 사용된 O3TEOS USG를 이용한 화학기계적 연마를 통해 얇고 균일한 고품질의 실리콘 활성층을 얻게 되어 후속 노광 공정시 패턴의 정의가 용이하게 되어 소자의 신뢰성 및 수율 향상을 기대할 수 있다.

Claims (17)

  1. 접합형 SOI 기판의 제조방법에 있어서;
    씨드 웨이퍼상에 얕은 깊이의 트랜치를 형성하는 공정과;
    상기 씨드 웨이퍼 상부에 O3TEOS USG를 전면증착하는 공정과;
    상기 트랜치 홈을 형성하지 않은 부분에 증착된 O3TEOS USG를 제거하는 공정과;
    상기 씨드 웨이퍼의 상부에 지지 웨이퍼를 접합시키는 공정과;
    상기 씨드 웨이퍼의 후면을 연마 및 식각하는 공정과;
    상기 연마과정 중 생긴 씨드 웨이퍼 표면의 조도를 감소시키고 원하는 실리콘 활성층을 얻기 위해 연마를 실시하는 공정으로 구성되는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  2. 제1항에 있어서, 상기 씨드 웨이퍼상에 형성되는 트랜치의 깊이는 0.05~0.50㎛로 하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  3. 제1항에 있어서, 상기 씨드 웨이퍼상에 증착되는 O3TEOS USG 막의 두께는 500~5000Å로 하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  4. 제1항에 있어서, 상기 씨드 웨이퍼상에 O3TEOS USG를 증착하기 전 씨드 웨이퍼 표면에 대해 플라즈마 처리를 실시하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  5. 제1항에 있어서, 상기 최종 실리콘 활성층의 두께는 0.05~0.30㎛로 하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  6. 제1항에 있어서, 상기 지지 웨이퍼로 무공정 웨이퍼, 열산화막을 형성시킨 웨이퍼, BPSG를 증착시킨 웨이퍼, O3TEOS USG를 증착시킨 웨이퍼, SOG를 증착시킨 웨이퍼, 화학증착법으로 SiO2를 형성시킨 웨이퍼중 어느 하나의 웨이퍼를 사용하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  7. 제1항에 있어서, 상기 씨드 웨이퍼와 지지 웨이퍼와의 접합전 단계에서 씨드 웨이퍼상에 형성된 트랜치 홈 이외의 지역에 증착된 O3TEOS USG를 제거할 시 CMP법을 이용하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  8. 제1항에 있어서, 상기 씨드 웨이퍼와 지지 웨이퍼와의 접합전 단계에서 씨드 웨이퍼상에 형성된 트랜치 홈 이외의 지역에 증착된 O3TEOS USG를 제거할 시 산화막 제거 장비를 이용하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  9. 제1항에 있어서, 상기 씨드 웨이퍼와 지지 웨이퍼와의 접합전 단계에서 웨이퍼를 세정할 시 피라나 세정과 SC-1 세정을 동시에 실시하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  10. 제1항에 있어서, 상기 씨드 웨이퍼와 지지 웨이퍼와의 접합전 단계에서 웨이퍼를 세정할 시 피나나 세정이나 또는 SC-1 세정을 실시하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  11. 제1항에 있어서, 상기 씨드웨이퍼상에 O3TEOS USG를 증착한 후 치밀화를 실시하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  12. 제7항 또는 8항에 있어서, 상기 트랜치 홈을 제외한 지역의 O3TEOS USG를 제거한 후 씨드 웨이퍼에 어떠한 공정도 진행하지 않고 바로 지지 웨이퍼와 접합하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  13. 제7항 또는 8항에 있어서, 상기 트랜치 홈을 제외한 지역의 O3TEOS USG를 제거한 후 지지 웨이퍼와의 접합전 단계에서 씨드 웨이퍼상에 트랜지스터와 캐패시터를 형성시킨 후 접합하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  14. 제7항 또는 8항에 있어서, 상기 트랜치 홈을 제외한 지역의 O3TEOS USG를 제거한 후 지지 웨이퍼와의 접합전 단계에서 씨드 웨이퍼상에 트랜지스터 또는 캐패시터를 형성시킨 후 접합하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  15. 제11항에 있어서, 상기 치밀화 조건으로 950~1150℃에서 N2분위기하에서 30분~60분 동안 열처리하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  16. 제4항에 있어서, 상기 플라즈마 처리 조건은 N2/NH3=(1~3)/(2~10) SLM, HL/LH=(0.1~0.9)/(0.1~0.6), 압력=1.0~2.0Torr, 온도=300~400℃, 시간=10~60초로 실시하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
  17. 제1항에 있어서, 상기 씨드 웨이퍼의 셀영역은 트랜치 소자분리법을 사용하되, 트랜치 홈을 채우는 O3TEOS USG를 증착하여 후속 CMP 공정시 연마 정지층으로 사용하고, 씨드 웨이퍼의 주변영역은 LOCOS법을 사용하여 필드 옥사이드를 연마 정지층으로 이용하는 것을 특징으로 하는 반도체용 SOI 기판의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100587038B1 (ko) * 1999-11-04 2006-06-07 주식회사 하이닉스반도체 이중막 실리콘 기판의 제조 방법

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