KR100268783B1 - 접합형 soi기판의 제조방법 - Google Patents

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Abstract

본 발명은 접합형 SOI 기판의 제조방법에 관한 것으로, 트랜치 소자분리시 트랜치의 충진을 위해 사용된 HDP CVD 산화막과 실리콘과의 연마비 차이를 이용한 CMP 공정을 통해 균일한 고질의 실리콘 활성층을 얻음으로써, 디램소자의 디자인 룰이 감소함에 따라 발생하는 필드 산화막 미성장 현상 등과 같은 LOCOS 공정의 불안정 요인을 해결함과 동시에, 후속 노광공정시 패턴의 정의가 용이하게 되어 소자의 신뢰성 및 수율향상을 기할 수 있는 기술이다.

Description

접합형 SOI(Silicon-On-Insulator) 기판의 제조 방법
본 발명은 반도체용 기판의 제조 방법에 관한 것으로, 특히 접합형 SOI(Silicon-On-Insulator)기판의 제조 방법에 관한 것이다.
SOI형 기판을 제조하기 위한 방법으로는 여러가지 형태가 있으나 그 중의 하나로 접합에 의한 방법이 있다.
상기 접합에 의한 방법은 두 장의 웨이퍼를 접합한 후, 후면 연마(back-grinding)와 식각을 통해 수 ㎛까지 씨닝(thinning)공정을 진행한 뒤, 최종적으로 화학기계적 연마(Chemical Mechanical Polishing:이하 CMP라 칭함)를 통해 소자형성을 위한 얇은 실리콘층을 얻는 방법이다.
이때 두장의 웨이퍼 중 후에 소자를 형성시킬 실리콘층을 제공하는 웨이퍼를 씨드(seed wafer)라 하고, 상기 얇은 실리콘층을 지지해주는 웨이퍼를 지지 웨이퍼(supporting wafer)라 칭한다.
도 1 내지 도 3은 종래의 SOI 기판 제조공정에서의 문제점을 도시한 단면도이다.
CMP 공정은 주로 로코스(LOcal Oxidation of Silicon:이하 LOCOS라 칭함) 방법에서 소자 분리용으로 사용하는 필드 산화막(15)을 연마 정지층으로 사용하는 방법이 주종을 이루고 있다.
그러나 이러한 방법은 셀(Cell) 지역과 주변지역(Periphery)에서의 필드 산화막 두께 차이로 인해 CMP 공정 후, 실리콘 활성층(16)의 불균일성을 야기하게 되고, 이로 인해 후속 노광공정에서의 초점(focusing)의 기준을 설정할 수 없게 되어소자의 형성이 불가능하게 된다.(도 1 및 도 2 참조)
또한 얕은 트랜치 소자분리(shallow trench isolation) 방법을 이용할 경우라 하더라도 트랜치(17) 홈의 너비가 너무 작을 경우나 너비와 깊이의 비를 나타내는 애스팩트 비(aspect ratio)가 클 경우에 평탄화 절연막(19) 예컨데, O3TEOS USG를 이용하여 홈을 채울 때, 완전히 트랜치(17) 내부가 완전히 채워지지 않고 홈 가운데 공극(20)이 생김으로써 소자간 분리 특성이 열화될 뿐만 아니라 금속 이온의 오염에 의해서도 소자의 특성이 나빠지는 결과를 낳게 되는 문제점이 있다.
따라서 본 발명은 상기한 문제점을 해결하기 위한 것으로, 씨드 웨이퍼에 홈을 파고 고밀도 플라즈마 화학증착 산화막(HDP CVD oxide)으로 홈을 채운 뒤, 지지 웨이퍼와 접합하도록 함으로써, 셀과 주변지역 모두에서 균일한 실리콘 활성층을 얻음으로 후속 노광 공정시 패턴의 정의가 용이하게 되어 소자의 신뢰성 및 수율향상을 기할 수 있는 접합용 SOI 웨이퍼 제조방법을 제공함에 그 목적이 있다.
제1도 내지 제3도는 종래의 SOI 기판 제조공정에서의 문제점을 도시한 단면도.
제4a도 내지 제4g도는 본 발명의 방법에 따른 SOI 기판 제조공정단계를 도시한 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
11,21 : 씨드 웨이퍼 13,27 : 지지 웨이퍼
15,26 : 필드 산화막 16,29 : 실리콘 활성층
17,23 : 트랜치 19 : 절연막
20 : 공극 25 : HDP CVD 산화막
상기 목적을 달성하기 위해 본 발명에 따른 접합형 SOI 기판 제조방법은, 노광 및 식각 공정을 통해 씨드 웨이퍼 상부에 얕은 트랜치를 형성하는 단계와, 전체 구조 상부에 HDP CVD 산화막을 소정 두께로 증착하는 단계와, 상기 HDP CVD 산화막을 상기 트랜치 내부에만 형성되도록 제거하는 제1CMP공정을 실시하는 단계와, 상기 씨드 웨이퍼를 지지 웨이퍼와 접합하는 단계와, 상기 씨드 웨이퍼의 후면을 연마하는 제2CMP공정을 실시하되, 상기 제2CMP공정은 상기 HDP CVD 산화막을 연마 정지층으로 사용하여 실시하며 얇은 실리콘 활성층을 얻는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 접합형 SOI 기판 제조방법에 대하여 상세히 설명을 하기로 한다.
도 4a 내지 도 4g는 본 발명에 따른 접합형 SOI 기판 제조 공정단계를 도시한 단면도이다.
먼저, 노광 및 식각 공정을 통해 씨드 웨이퍼(21) 상부에 얕은 트랜치(23)를 형성한다.
상기 트랜치(23)의 깊이는 0.05∼0.5㎛로 한다.(도 4a)
다음, 전체 구조 상부에 HDP CVD 산화막(25)을 증착한다. 이때 증착 조건으로는 SiH4기체는 60∼100 sccm, O2기체는 120∼160 sccm, Ar 기체와 He 기체는 각각 10∼30 sccm, 6∼10 sccm로 하고, 저주파수는 2500∼3500 W, 고주파수는 2000∼3000 W로 하여, 10∼80 sec 동안 증착하여 500Å∼8000Å 정도의 트랜치 충진 산화막 증착 공정을 실시한다.(도 4b)
트랜치(23)가 형성되지 않은 부분은 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP라 함)공정으로 필드산화막(26)을 형성하여 접합시 웨이퍼 표면의 불균일성으로 인한 공극(Void)의 발생을 억제할 수 있게 된다.(도 4c)
한편, 지지 웨이퍼(27)에는 열산화막, 또다른 HDP CVD 산화막이나 다른 화학증착 산화막을 증착한 지지 웨이퍼(27) 예컨데, BPSG를 증착시킨 웨이퍼, PE TEOS USG를 증착시킨 웨이퍼, O3TEOS USG를 증착시킨 웨이퍼 중 어느 하나를 제작한 다음, 씨드 웨이퍼(21)와 지지 웨이퍼(27)에 대해 여러가지 표면처리 방법으로 표면 친수화 처리를 함으로써 접합을 용이하도록 해야한다.
접합은 저진공에서 행하고 후속 열처리를 통해 충분한 접합 강도를 부여하여 후속 씨닝공정에서도 접합면이 떨어지지 않도록 해야 한다.
한편, 상기 지지 웨이퍼(27)와의 접합전 씨드 웨이퍼(21)에 HDP CVD 산화막(25)을 증착한 뒤 화학반응을 이용한 산화막 제거(etch-back) 장비를 이용해 트랜치(23)홈을 제외한 지역에 증착된 HDP CVD 산화막(25)을 제거할 수도 있고, 또한 씨드 웨이퍼(21)와 지지 웨이퍼(27)와의 접합전 피라나 세정 및 SC-1 세정을 동시에 실시할 수도 있다.(도 4d)
접합이 완료된 웨이퍼는 후면 연마장치(back grinding), 회전식각장치(spin etcher)와 같은 장비를 사용해 연마를 한 후, 상기 연마 과정중 생긴 표면의 조도(roughness)를 감소시키고 실리콘 활성층(29)을 얻기 위해 CMP 공정을 실시한다. 상기 CMP 공정 실시할 경우, 접합 전 씨드 웨이퍼(21)상에 형성하였던 트랜치(23)홈에 형성시켰던 필드산화막(26)과 트랜치(23) 홈이 형성되지 않았던 실리콘층과의 연마 선택도에 의해 균일하고 얇은 고질의 실리콘 활성층(29)을 얻을 수 있게 된다.
한편, 상기 트랜치(23)홈을 제외한 지역의 HDP CVD 산화막(25)을 제거한 뒤, 지지 웨이퍼(27)와의 접합전 씨드 웨이퍼(21)에 트랜스퍼 게이트와 캐패시터를 형성시킨 후 접합할 수도 있으며, 혹은 트랜스퍼 게이트 또는 캐패시터 중 하나만을 형성시킨 후 접합할 수도 있다.(도 4e, 4f)
도 4g는 상기 도 4f의 완성된 웨이퍼를 뒤집은 상태의 도면이다.
상기와 같은 얇은 실리콘층 즉, 씨드 웨이퍼(21)상에 소자를 형성한다.
한편, 본 발명의 방법은 소자의 셀 영역은 트랜치 소자분리 방법을 사용하되, 트랜치(23) 내에 필드산화막(26)을 형성하여 증착하여 소자를 분리함과 동시에 후속 CMP 공정시 상기 필드산화막(26)을 연마 정지층으로 이용하고, 소자의 주변부분은 LOCOS 방법을 채택하여 필드 산화막을 연마 정지층으로 사용할 수도 있다.
이상 상술한 바와 같이, 본 발명은 트랜치 소자분리시 트랜치의 충진을 위해 사용된 HDP CVD 산화막과 실리콘과의 연마비 차이를 이용한 CMP 공정을 통해 균일한 고질의 실리콘 활성층을 얻음으로써, 디램소자의 디자인 룰이 감소함에 따라 발생하는 필드 산화막 미성장 현상 등과 같은 LOCOS 공정의 불안정 요인을 해결함과 동시에 후속 노광공정시 패턴의 정의가 용이하게 되어 소자의 신뢰성 및 수율향상을 기할 수 있다.

Claims (10)

  1. 노광 및 식각 공정을 통해 씨드 웨이퍼 상부에 얕은 트랜치를 형성하는 단계와, 전체 구조 상부에 HDP CVD 산화막을 소정 두께로 증착하는 단계와, 상기 HDP CVD 산화막을 상기 트랜치 내부에만 형성되도록 제거하는 제1CMP공정을 실시하는 단계와, 상기 씨드 웨이퍼를 지지 웨이퍼와 접합하는 단계와, 상기 씨드웨이퍼의 후면을 연마하는 제2CMP공정을 실시하되, 상기 제2CMP 공정은 상기 HDP CVD 산화막을 연마 정지층으로 사용하여 실시하여 얇은 실리콘 활성층을 얻는 단계를 포함하는 것을 특징으로 하는 접합형 SOI 기판의 제조 방법.
  2. 제1항에 있어서, 상기 트랜치의 깊이는 0.05∼0.5 ㎛로 하는 것을 특징으로 하는 접합형 SOI 기판의 제조 방법.
  3. 제1항에 있어서, 상기 HDP CVD 산화막의 두께는 500∼8000Å로 하는 것을 특징으로 하는 접합형 SOI 기판의 제조 방법.
  4. 제1항에 있어서, 상기 지지 웨이퍼로는 무공정 웨이퍼, 열산화막을 형성시킨 웨이퍼, BPSG를 증착시킨 웨이퍼, HDP CVD 산화막을 증착시킨 웨이퍼, PE TEOS USG를 증착시킨 웨이퍼, O3TEOS USG를 증착시킨 웨이퍼 중 어느 하나를 사용하는 것을 특징으로 하는 접합형 SOI 기판의 제조 방법.
  5. 제1항에 있어서, 상기 지지 웨이퍼와의 접합전 씨드 웨이퍼에 HDP CVD 산화막을 증착한 뒤 화학반응을 이용한 산화막 제거(etch-back) 장비를 이용해 트랜치홈을 제외한 지역에 증착된 HDP CVD 산화막을 제거하는 것을 특징으로 하는 접합형 SOI 기판의 제조 방법.
  6. 제1항에 있어서, 상기 씨드 웨이퍼와 지지 웨이퍼와의 접합전 피라나 세정 및 SC-1 세정을 동시에 실시하는 것을 특징으로 하는 접합형 SOI 기판의 제조 방법.
  7. 제1항에 있어서, 상기 씨드 웨이퍼와 지지 웨이퍼와의 접합전 피라나 세정이나 SC-1 세정 중 어느 한 가지만을 실시하는 것을 특징으로 하는 접합형 SOI 기판의 제조 방법.
  8. 제5항 또는 제6항에 있어서, 상기 트랜치홈을 제외한 지역의 HDP CVD 산화막을 제거한 뒤, 지지 웨이퍼와의 접합전 씨드 웨이퍼에 트랜스퍼 게이트와 캐패시터를 형성시킨 후 접합하는 것을 특징으로 하는 접합형 SOI 기판의 제조 방법.
  9. 제5항 또는 제6항에 있어서, 상기 트랜치홈을 제외한 지역의 HDP CVD 산화막을 제거한 뒤, 지지 웨이퍼와의 접합전 씨드 웨이퍼에 트랜스퍼 게이트 또는 캐패시터 중 하나만을 형성시킨 후 접합하는 것을 특징으로 하는 접합형 SOI 기판의 제조 방법.
  10. 제1항에 있어서, 소자의 셀 영역은 트랜치 소자분리 방법을 사용하되, 상기 트랜치 내에 HDP CVD 산화막을 증착하여 소자를 분리함과 동시에 후속 CMP 공정시 상기 HDP CVD 산화막을 연마 정지층으로 이용하고, 소자의 주변부분은 LOCOS 방법을 채택하여 필드 산화막을 연마 정지층으로 사용하는 것을 특징으로 하는 접합형 SOI 기판의 제조 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0482250A (ja) * 1990-07-24 1992-03-16 Seiko Epson Corp 半導体装置の製造方法
JPH04192418A (ja) * 1990-11-26 1992-07-10 Sharp Corp 薄膜ｓｏｉ基板の形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0482250A (ja) * 1990-07-24 1992-03-16 Seiko Epson Corp 半導体装置の製造方法
JPH04192418A (ja) * 1990-11-26 1992-07-10 Sharp Corp 薄膜ｓｏｉ基板の形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101128725B1 (ko) * 2005-06-30 2012-03-23 매그나칩 반도체 유한회사 반도체 장치의 제조방법

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