JPH0482250A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0482250A JPH0482250A JP19586290A JP19586290A JPH0482250A JP H0482250 A JPH0482250 A JP H0482250A JP 19586290 A JP19586290 A JP 19586290A JP 19586290 A JP19586290 A JP 19586290A JP H0482250 A JPH0482250 A JP H0482250A
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- semiconductor substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の製造方法に関し特にウェハー貼付
けによるＳＯＩ素子形成に於ける素子分離形成法に関す
る。
けによるＳＯＩ素子形成に於ける素子分離形成法に関す
る。
［従来の技術］
従来の半導体装置は第３図に示すような構造をしていて
、１は第１の半導体基板、２は第２の半導体基板、３は
酸化膜、４は素子分離領域、５はアクティブ領域、６は
ＬＯＧＯ３酸化膜を示す。
、１は第１の半導体基板、２は第２の半導体基板、３は
酸化膜、４は素子分離領域、５はアクティブ領域、６は
ＬＯＧＯ３酸化膜を示す。
［発明が解決しようとする課題及び目的］しかし前述の
従来構造では、素子分離を形成する際にかかる応力によ
って第１の半導体基板と、第２の半導体基板の密着が弱
くなってアクティブ領域が剥離されてしまい素子の形成
が不可能となってしまうといった問題点があった。また
この問題は微細化が進むに従いよりＬＯＣＯＳによる応
力がよりアクティブ領域に対し増大する事による。
従来構造では、素子分離を形成する際にかかる応力によ
って第１の半導体基板と、第２の半導体基板の密着が弱
くなってアクティブ領域が剥離されてしまい素子の形成
が不可能となってしまうといった問題点があった。また
この問題は微細化が進むに従いよりＬＯＣＯＳによる応
力がよりアクティブ領域に対し増大する事による。
これは、分離の方法が微細化にともないバーズビークを
小さくしようとする事と、アクティブ領域の接触面積が
小さくなる為である。これらにより高速化をと微細化を
両立したデバイスするという点では実現が遠いものであ
り、集積化がむずかしいという問題点を有する。
小さくしようとする事と、アクティブ領域の接触面積が
小さくなる為である。これらにより高速化をと微細化を
両立したデバイスするという点では実現が遠いものであ
り、集積化がむずかしいという問題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは高集積化の可能な微細素子分離を
有するＳ○■基板を提供することにある。
の目的とするところは高集積化の可能な微細素子分離を
有するＳ○■基板を提供することにある。
［発明を解決するための手段］
本発明の半導体装置の製造方法は、
１）ａ）半導体基板上に少なくとも一つ以上の溝を形成
する工程と、 ｂ）前記溝を絶縁物で埋める工程と、 Ｃ）前記溝を形成した半導体基板表面が平滑になるよう
に研削する工程と、 ｄ）第２の半導体基板上に酸化膜を形成する工程と、 ｅ）第１の半導体基板表面と、第２の基板表面を密着さ
せ、熱を加える工程と、 ｆ）結合された半導体基板の内果１の基板裏面側から前
記溝内の絶縁物が露出する任意の厚さまで、研削する工
程とからなることを特徴とする。
する工程と、 ｂ）前記溝を絶縁物で埋める工程と、 Ｃ）前記溝を形成した半導体基板表面が平滑になるよう
に研削する工程と、 ｄ）第２の半導体基板上に酸化膜を形成する工程と、 ｅ）第１の半導体基板表面と、第２の基板表面を密着さ
せ、熱を加える工程と、 ｆ）結合された半導体基板の内果１の基板裏面側から前
記溝内の絶縁物が露出する任意の厚さまで、研削する工
程とからなることを特徴とする。
［作用］
本発明の上記の製造方法によって形成された半導体装置
の特に素子分離領域は、いわゆる素子分離を予め形成し
て於いた後に半導体基板を密着させることにとって応力
の発生を防ぐ事によって、分離が微細化されてアクティ
ブ領域の接触面積が小さくなっても密着性を失うことな
く、これらにより高速化をと微細化を両立したデバイス
を実現するものであり、集積化が可能となる。
の特に素子分離領域は、いわゆる素子分離を予め形成し
て於いた後に半導体基板を密着させることにとって応力
の発生を防ぐ事によって、分離が微細化されてアクティ
ブ領域の接触面積が小さくなっても密着性を失うことな
く、これらにより高速化をと微細化を両立したデバイス
を実現するものであり、集積化が可能となる。
［実施例］
以下実施例に基づき詳細に説明する。第１図は、本発明
における半導体装置の製造方法の実施例を示す主要工程
断面図で、１は第１の半導体基板、２は第２の半導体基
板、３は酸化膜、４は素子分離領域、５はアクティブ領
域、７は分離酸化膜をそれぞれ示している。
における半導体装置の製造方法の実施例を示す主要工程
断面図で、１は第１の半導体基板、２は第２の半導体基
板、３は酸化膜、４は素子分離領域、５はアクティブ領
域、７は分離酸化膜をそれぞれ示している。
次に、本実施例を工程順に詳細に説明する。まず半導体
基板として、例えば第１の半導体基板（１）としてシリ
コン基板に塩素ガスによるリアクティブイオンエツチン
グ（ＲＩＥ）によって垂直に例えば８μｍの深さ溝を形
成する。（第１図（ａ））つぎに、化学気層成長法（Ｃ
ＶＤ）によつ分離酸化膜として絶縁物、例えば酸化シリ
コン（７）を成長させ、ＲＩＥによるエッチバックによ
って溝内にのみ残す。この際絶縁物は勿論酸化シリコン
に限定されるわけではなく、シリコン窒化膜、オキシナ
イトライドをはじめ様々な材料がある。
基板として、例えば第１の半導体基板（１）としてシリ
コン基板に塩素ガスによるリアクティブイオンエツチン
グ（ＲＩＥ）によって垂直に例えば８μｍの深さ溝を形
成する。（第１図（ａ））つぎに、化学気層成長法（Ｃ
ＶＤ）によつ分離酸化膜として絶縁物、例えば酸化シリ
コン（７）を成長させ、ＲＩＥによるエッチバックによ
って溝内にのみ残す。この際絶縁物は勿論酸化シリコン
に限定されるわけではなく、シリコン窒化膜、オキシナ
イトライドをはじめ様々な材料がある。
（第１図（ｂ））
ついで、第１の半導体基板表面から機械的に３μｍ程研
削する。（第１図（Ｃ）） ついで、第２の半導体基板（２）としてシリコン基板に
酸化膜（３）を５０００人形成する。（第１図（ｄ）） ついで、第１、第２半導体基板同士を真空中で合わせ、
１１５０°Ｃで２０分の熱処理にて結合を完全なものと
する。 （第１図（ｅ））ついで、第１の半導体基板表
面から３μｍ程残るように機械的に研削する。以上の工
程によって素子分離を有するＳ○■半導体基板が完成す
る。
削する。（第１図（Ｃ）） ついで、第２の半導体基板（２）としてシリコン基板に
酸化膜（３）を５０００人形成する。（第１図（ｄ）） ついで、第１、第２半導体基板同士を真空中で合わせ、
１１５０°Ｃで２０分の熱処理にて結合を完全なものと
する。 （第１図（ｅ））ついで、第１の半導体基板表
面から３μｍ程残るように機械的に研削する。以上の工
程によって素子分離を有するＳ○■半導体基板が完成す
る。
（第１図（ｆ））
本実施例では、アクティブ厚２μｍのＳｏＴ基板を形成
しているが、必要なアクティブ厚の基板はそれぞれ溝の
深さ、研削量の調整によって様々な厚さのＳＯＩ基板が
得られる。
しているが、必要なアクティブ厚の基板はそれぞれ溝の
深さ、研削量の調整によって様々な厚さのＳＯＩ基板が
得られる。
素子分離領域は、いわゆる素子分離を予め形成して於い
た後に半導体基板を密着させることにとって応力の発生
を防ぐ事が可能となり、分離が微細化されてアクティブ
領域の接触面積が小さくなっても密着性を失うことない
。これらにより高速化と微細化を両立したデバイスを実
現でき、集積化が可能となった。具体的には、０，５μ
ｍの分離／アクティブのピッチでも半導体基板上からの
剥離はなかった。また分離部の応力が皆無のために、こ
の基板を用いて作られた半導体装置に於ける分離間のリ
ークも従来の基板にＬＯＣＯＳを形成したものに比べ１
桁以上改善されている。
た後に半導体基板を密着させることにとって応力の発生
を防ぐ事が可能となり、分離が微細化されてアクティブ
領域の接触面積が小さくなっても密着性を失うことない
。これらにより高速化と微細化を両立したデバイスを実
現でき、集積化が可能となった。具体的には、０，５μ
ｍの分離／アクティブのピッチでも半導体基板上からの
剥離はなかった。また分離部の応力が皆無のために、こ
の基板を用いて作られた半導体装置に於ける分離間のリ
ークも従来の基板にＬＯＣＯＳを形成したものに比べ１
桁以上改善されている。
［発明の効果コ
以上述べたように本発明の製造方法によれば、素子分離
領域は、応力の発生を防ぐ事が可能となり、分離が微細
化されてアクティブ領域の接触面積が小さくなっても密
着性を失うことなく、これらにより高速化をと微細化を
両立したデバイスを実現でき、集積化が可能となった。
領域は、応力の発生を防ぐ事が可能となり、分離が微細
化されてアクティブ領域の接触面積が小さくなっても密
着性を失うことなく、これらにより高速化をと微細化を
両立したデバイスを実現でき、集積化が可能となった。
具体的には、０．５μｍの分離／アクティブのピッチで
も半導体基板上からの剥離はなかった。また分離部の応
力が皆無のために、この基板を用いて作られた半導体装
置に於ける分離間のリークも従来の基板にＬＯＣＯＳを
形成したものに比べ１桁以上改善されてた。
も半導体基板上からの剥離はなかった。また分離部の応
力が皆無のために、この基板を用いて作られた半導体装
置に於ける分離間のリークも従来の基板にＬＯＣＯＳを
形成したものに比べ１桁以上改善されてた。
第１図（ａ）〜（ｆ）は、本発明の半導体装置の製造装
置の一実施例を示す主要工程断面図。 第２図は、従来の半導体装置を示す主要断面図。 第１の半導体基板 第２の半導体基板 酸化膜 素子分離領域 アクティブ領域 ＬＯＧＯ３酸化膜 分離酸化膜 以上 出願人セイコーエプソン株式会社 代理人弁理士 鈴木喜三部 他１名
置の一実施例を示す主要工程断面図。 第２図は、従来の半導体装置を示す主要断面図。 第１の半導体基板 第２の半導体基板 酸化膜 素子分離領域 アクティブ領域 ＬＯＧＯ３酸化膜 分離酸化膜 以上 出願人セイコーエプソン株式会社 代理人弁理士 鈴木喜三部 他１名
Claims (1)
- 【特許請求の範囲】 １）ａ）半導体基板上に少なくとも一つ以上の溝を形成
する工程と、 ｂ）前記溝を絶縁物で埋める工程と、 ｃ）前記溝を形成した半導体基板表面が平滑になるよう
に研削する工程と、 ｄ）第２の半導体基板上に酸化膜を形成する工程と、 ｅ）第１の半導体基板表面と、第２の基板表面を密着さ
せ、熱を加える工程と、 ｆ）結合された半導体基板の内第１の基板裏面側から前
記溝内の絶縁物が露出する任意の厚さまで、研削する工
程とからなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19586290A JPH0482250A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19586290A JPH0482250A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0482250A true JPH0482250A (ja) | 1992-03-16 |
Family
ID=16348227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19586290A Pending JPH0482250A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0482250A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268783B1 (ko) * | 1997-06-26 | 2000-10-16 | 김영환 | 접합형 soi기판의 제조방법 |
-
1990
- 1990-07-24 JP JP19586290A patent/JPH0482250A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268783B1 (ko) * | 1997-06-26 | 2000-10-16 | 김영환 | 접합형 soi기판의 제조방법 |
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