JPH10209267A - 半導体ウェーハの製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 59
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- 238000005498 polishing Methods 0.000 claims description 30
- 238000004140 cleaning Methods 0.000 claims description 19
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- 238000000280 densification Methods 0.000 claims description 5
- 241000252506 Characiformes Species 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000009832 plasma treatment Methods 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 116
- 239000010410 layer Substances 0.000 description 19
- 239000000758 substrate Substances 0.000 description 14
- 238000011049 filling Methods 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 101100345589 Mus musculus Mical1 gene Proteins 0.000 description 1
- QAOWNCQODCNURD-UHFFFAOYSA-L Sulfate Chemical compound [O-]S([O-])(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-L 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 229910021653 sulphate ion Inorganic materials 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
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- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
- H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
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Abstract
(57)【要約】
【課題】 均一なシリコン活性層を得ることができる、
半導体ウェーハの製造方法を提供する。 【解決手段】 シードウェーハ２１と支持ウェーハ３１
を提供する工程と、シードウェーハ２１上にトレンチ２
３、２３…を形成する工程と、トレンチ２３、２３…を
含むシードウェーハ上部に酸化膜２５を形成する工程
と、シードウェーハ２１上の前記トレンチを除いた部分
に形成された前記酸化膜を除去する工程と、シードウェ
ーハ２１の上面に支持ウェーハ３１を接合させる工程
と、シードウェーハ２１の下面を研磨及びエッチングす
る工程と、シードウェーハ２１の前記下面を機械的に研
磨処理する工程とを含んでなる半導体ウェーハの製造方
法である。
半導体ウェーハの製造方法を提供する。 【解決手段】 シードウェーハ２１と支持ウェーハ３１
を提供する工程と、シードウェーハ２１上にトレンチ２
３、２３…を形成する工程と、トレンチ２３、２３…を
含むシードウェーハ上部に酸化膜２５を形成する工程
と、シードウェーハ２１上の前記トレンチを除いた部分
に形成された前記酸化膜を除去する工程と、シードウェ
ーハ２１の上面に支持ウェーハ３１を接合させる工程
と、シードウェーハ２１の下面を研磨及びエッチングす
る工程と、シードウェーハ２１の前記下面を機械的に研
磨処理する工程とを含んでなる半導体ウェーハの製造方
法である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体ウェーハの製
造方法に関し、特に、接合形ＳＯＩ（Silicon−On−Ins
ulator、以下ＳＯＩという）基板の製造方法に関する。
造方法に関し、特に、接合形ＳＯＩ（Silicon−On−Ins
ulator、以下ＳＯＩという）基板の製造方法に関する。
【０００２】
【従来の技術】従来の技術に基づくＳＯＩ基板の製造方
法を図８〜図１０を参照して説明すれば以下の通りであ
る。図８〜図１０は、前記従来の技術に基づくＳＯＩ基
板の製造工程段階を示す断面図である。図８に示すよう
に、一般に接合形ＳＯＩ基板を製造するため二枚のウェ
ーハ１、１１を備える。その次に、図９に示すように前
記二枚のウェーハ１、１１を接合した後、後面研磨（ba
ck−grinding）とエッチングを行い、一定の厚さ、例え
ば数μmまでシーニング（thinning）工程を進める。次
いで、最終的に化学的及び機械的研磨（Chemical Mecha
nical Polishing；以下ＣＭＰという）を施し、図１０
に示すように、素子形成のための薄いシリコン層を得
る。この際、前記二枚のウェーハ１、１１中、後で素子
を形成するためのシリコン層を提供するウェーハをシー
ドウェーハ（Seed Wafer）１と言い、薄いシリコン層を
支持するウェーハを支持ウェーハ（Supporting Wafer）
１１と称する。
法を図８〜図１０を参照して説明すれば以下の通りであ
る。図８〜図１０は、前記従来の技術に基づくＳＯＩ基
板の製造工程段階を示す断面図である。図８に示すよう
に、一般に接合形ＳＯＩ基板を製造するため二枚のウェ
ーハ１、１１を備える。その次に、図９に示すように前
記二枚のウェーハ１、１１を接合した後、後面研磨（ba
ck−grinding）とエッチングを行い、一定の厚さ、例え
ば数μmまでシーニング（thinning）工程を進める。次
いで、最終的に化学的及び機械的研磨（Chemical Mecha
nical Polishing；以下ＣＭＰという）を施し、図１０
に示すように、素子形成のための薄いシリコン層を得
る。この際、前記二枚のウェーハ１、１１中、後で素子
を形成するためのシリコン層を提供するウェーハをシー
ドウェーハ（Seed Wafer）１と言い、薄いシリコン層を
支持するウェーハを支持ウェーハ（Supporting Wafer）
１１と称する。
【０００３】前記ＣＭＰを利用した研磨工程において
は、主にＬＯＣＯＳ（Local Oxidation of Silicon）方
法で形成された素子分離用に用いるフィールド酸化膜
（Fox、Field Oxide）３を、研磨停止層として用いる方
法が主流をなしている。
は、主にＬＯＣＯＳ（Local Oxidation of Silicon）方
法で形成された素子分離用に用いるフィールド酸化膜
（Fox、Field Oxide）３を、研磨停止層として用いる方
法が主流をなしている。
【０００４】
【発明が解決しようとする課題】しかし、前記従来の方
法は半導体素子のセル（cell）とその周辺（ｐｅｒｉｐ
ｈｅｒｙ）地域でのフィールド酸化膜の厚さの差により
ＣＭＰ工程を行った後、シリコン活性層１ａの不均一性
を引き起こす。これにより、後続露光工程で焦点（Ｆｏ
ｃｕｓｉｎｇ）の基準を設けることができなくなり素子
の形成が難しくなるという問題点がある。
法は半導体素子のセル（cell）とその周辺（ｐｅｒｉｐ
ｈｅｒｙ）地域でのフィールド酸化膜の厚さの差により
ＣＭＰ工程を行った後、シリコン活性層１ａの不均一性
を引き起こす。これにより、後続露光工程で焦点（Ｆｏ
ｃｕｓｉｎｇ）の基準を設けることができなくなり素子
の形成が難しくなるという問題点がある。
【０００５】ここに、本発明は前記従来の問題の解決の
ため発明されたものであり、セルとその周辺領域で均一
なシリコン活性層を得ることができるようにして半導体
素子の製造工程収率、及び信頼性を向上させることがで
きる半導体用ウェーハの製造方法を提供することにその
目的がある。さらに、本発明の目的は半導体ディラム
（ＤＲＡＭ）素子のデザインルール減少に伴い発生する
フィールド酸化膜の未成長（field oxide ungrown）等
のようなＬＯＣＯＳ工程の不安定要因を抑制できる半導
体ウェーハの製造方法を提供することにある。
ため発明されたものであり、セルとその周辺領域で均一
なシリコン活性層を得ることができるようにして半導体
素子の製造工程収率、及び信頼性を向上させることがで
きる半導体用ウェーハの製造方法を提供することにその
目的がある。さらに、本発明の目的は半導体ディラム
（ＤＲＡＭ）素子のデザインルール減少に伴い発生する
フィールド酸化膜の未成長（field oxide ungrown）等
のようなＬＯＣＯＳ工程の不安定要因を抑制できる半導
体ウェーハの製造方法を提供することにある。
【０００６】
【課題を解決するための手段】以上の課題を解決すべ
く、本発明の請求項１に記載の発明は、シードウェーハ
と支持ウェーハを提供する工程と、前記シードウェーハ
上にトレンチを形成する工程と、前記トレンチを含むシ
ードウェーハ上部に酸化膜を形成する工程と、前記シー
ドウェーハ上の前記トレンチを除いた部分に形成された
前記酸化膜を除去する工程と、前記シードウェーハの上
面に支持ウェーハを接合させる工程と、前記シードウェ
ーハの下面を研磨及びエッチングする工程と、前記シー
ドウェーハの前記下面を化学的及び機械的に研磨（Chem
ical Mechanical Polishing、以下ＣＭＰという）処理
する工程とを含んでなることを特徴とする半導体ウェー
ハの製造方法である。
く、本発明の請求項１に記載の発明は、シードウェーハ
と支持ウェーハを提供する工程と、前記シードウェーハ
上にトレンチを形成する工程と、前記トレンチを含むシ
ードウェーハ上部に酸化膜を形成する工程と、前記シー
ドウェーハ上の前記トレンチを除いた部分に形成された
前記酸化膜を除去する工程と、前記シードウェーハの上
面に支持ウェーハを接合させる工程と、前記シードウェ
ーハの下面を研磨及びエッチングする工程と、前記シー
ドウェーハの前記下面を化学的及び機械的に研磨（Chem
ical Mechanical Polishing、以下ＣＭＰという）処理
する工程とを含んでなることを特徴とする半導体ウェー
ハの製造方法である。
【０００７】請求項２に記載の発明は、請求項１記載の
半導体ウェーハの製造方法において、前記シードウェー
ハ上に形成されるトレンチは、約０．０５〜 ０．５μm
の深さに形成することを特徴とする。
半導体ウェーハの製造方法において、前記シードウェー
ハ上に形成されるトレンチは、約０．０５〜 ０．５μm
の深さに形成することを特徴とする。
【０００８】請求項３に記載の発明は、請求項１または
２記載の半導体ウェーハの製造方法において、前記酸化
膜は、Ｏ3 ＴＥＯＳ ＵＳＧを用いて形成することを特
徴とする。ここで、Ｏ3 ＴＥＯＳ ＵＳＧとは、ＴＥＯ
Ｓ（Ｓｉ（ＯＣ2Ｈ5）4）と、Ｏ3からなる酸化膜の材料
のことである。
２記載の半導体ウェーハの製造方法において、前記酸化
膜は、Ｏ3 ＴＥＯＳ ＵＳＧを用いて形成することを特
徴とする。ここで、Ｏ3 ＴＥＯＳ ＵＳＧとは、ＴＥＯ
Ｓ（Ｓｉ（ＯＣ2Ｈ5）4）と、Ｏ3からなる酸化膜の材料
のことである。
【０００９】請求項４に記載の発明は、請求項１〜３の
いずれかに記載の半導体ウェーハの製造方法において、
前記酸化膜は、約５００〜５０００オングストロームの
厚さに形成することを特徴とする。
いずれかに記載の半導体ウェーハの製造方法において、
前記酸化膜は、約５００〜５０００オングストロームの
厚さに形成することを特徴とする。
【００１０】請求項５に記載の発明は、請求項１〜４の
いずれかに記載の半導体ウェーハの製造方法において、
前記シードウェーハ上に酸化膜を形成する前に、シード
ウェーハ表面をプラズマ処理することを特徴とする。
いずれかに記載の半導体ウェーハの製造方法において、
前記シードウェーハ上に酸化膜を形成する前に、シード
ウェーハ表面をプラズマ処理することを特徴とする。
【００１１】請求項６に記載の発明は、請求項５記載の
半導体ウェーハの製造方法において、前記プラズマ処理
は、Ｎ2／ＮＨ3の割合は１／２〜３／１０、ＨＦ（High
Frequency）とＬＦ（Low Frequency）の比である、Ｈ
Ｆ／ＬＦ＝０．１〜０．９／０．１〜０．６、圧力は
１.０〜２.０Ｔｏｒｒ、温度は３００〜４００℃、時間
は１０〜６０秒間の条件で行うことを特徴とする。
半導体ウェーハの製造方法において、前記プラズマ処理
は、Ｎ2／ＮＨ3の割合は１／２〜３／１０、ＨＦ（High
Frequency）とＬＦ（Low Frequency）の比である、Ｈ
Ｆ／ＬＦ＝０．１〜０．９／０．１〜０．６、圧力は
１.０〜２.０Ｔｏｒｒ、温度は３００〜４００℃、時間
は１０〜６０秒間の条件で行うことを特徴とする。
【００１２】請求項７に記載の発明は、請求項１〜６の
いずれかに記載の半導体ウェーハの製造方法において、
前記シードウェーハの下面を研磨及びエッチングする工
程は、後面研磨装置（back grinder）、又は回転エッチ
ング装置（spin−etcher）を用いて行うことを特徴とす
る。
いずれかに記載の半導体ウェーハの製造方法において、
前記シードウェーハの下面を研磨及びエッチングする工
程は、後面研磨装置（back grinder）、又は回転エッチ
ング装置（spin−etcher）を用いて行うことを特徴とす
る。
【００１３】請求項８に記載の発明は、請求項１〜７の
いずれかに記載の半導体ウェーハの製造方法において、
前記シードウェーハの前記ＣＭＰ研磨により、約０．０
５〜０．３０μmの厚さを有するシリコン活性層を形成
することを特徴とする。
いずれかに記載の半導体ウェーハの製造方法において、
前記シードウェーハの前記ＣＭＰ研磨により、約０．０
５〜０．３０μmの厚さを有するシリコン活性層を形成
することを特徴とする。
【００１４】請求項９に記載の発明は、請求項１〜８の
いずれかに記載の半導体ウェーハの製造方法において、
前記支持ウェーハとしては、無工程ウェーハ、熱酸化膜
が形成されたウェーハ、ＢＰＳＧ又はＯ3 ＴＥＯＳ Ｕ
ＳＧが蒸着されたウェーハ、ＳＯＧを蒸着させたウェー
ハ、化学蒸着法によりＳｉＯ2を形成させたウェーハの
うちのいずれかのウェーハを用いることを特徴とする。
いずれかに記載の半導体ウェーハの製造方法において、
前記支持ウェーハとしては、無工程ウェーハ、熱酸化膜
が形成されたウェーハ、ＢＰＳＧ又はＯ3 ＴＥＯＳ Ｕ
ＳＧが蒸着されたウェーハ、ＳＯＧを蒸着させたウェー
ハ、化学蒸着法によりＳｉＯ2を形成させたウェーハの
うちのいずれかのウェーハを用いることを特徴とする。
【００１５】請求項１０に記載の発明は、請求項１〜９
のいずれかに記載の半導体ウェーハの製造方法におい
て、前記シードウェーハと前記支持ウェーハとを接合す
る前の段階で、シードウェーハ上に形成されたトレンチ
以外の部分に蒸着された酸化膜の除去時に、前記ＣＭＰ
研磨を利用することを特徴とする。
のいずれかに記載の半導体ウェーハの製造方法におい
て、前記シードウェーハと前記支持ウェーハとを接合す
る前の段階で、シードウェーハ上に形成されたトレンチ
以外の部分に蒸着された酸化膜の除去時に、前記ＣＭＰ
研磨を利用することを特徴とする。
【００１６】請求項１１に記載の発明は、請求項１〜９
のいずれかに記載の半導体ウェーハの製造方法におい
て、前記シードウェーハと前記支持ウェーハとを接合す
る前の段階で、シードウェーハ上に形成されたトレンチ
以外の部分に形成された酸化膜の除去時に、酸化膜除去
装備を利用することを特徴とする。
のいずれかに記載の半導体ウェーハの製造方法におい
て、前記シードウェーハと前記支持ウェーハとを接合す
る前の段階で、シードウェーハ上に形成されたトレンチ
以外の部分に形成された酸化膜の除去時に、酸化膜除去
装備を利用することを特徴とする。
【００１７】請求項１２に記載の発明は、請求項１〜１
１のいずれかに記載の半導体ウェーハの製造方法におい
て、前記シードウェーハと前記支持ウェーハとを接合す
る前の段階で、前記支持ウェーハを洗浄する工程をさら
に含むことを特徴とする。
１のいずれかに記載の半導体ウェーハの製造方法におい
て、前記シードウェーハと前記支持ウェーハとを接合す
る前の段階で、前記支持ウェーハを洗浄する工程をさら
に含むことを特徴とする。
【００１８】請求項１３に記載の発明は、請求項１２記
載の半導体ウェーハの製造方法において、前記支持ウェ
ーハを洗浄する場合に、ピラナ洗浄とＳＣ−１洗浄を同
時に行うことを特徴とする。
載の半導体ウェーハの製造方法において、前記支持ウェ
ーハを洗浄する場合に、ピラナ洗浄とＳＣ−１洗浄を同
時に行うことを特徴とする。
【００１９】請求項１４に記載の発明は、請求項１２記
載の半導体ウェーハの製造方法において、前記シードウ
ェーハを洗浄する場合に、ピラナ洗浄、又はＳＣ−１洗
浄を行うことを特徴とする。
載の半導体ウェーハの製造方法において、前記シードウ
ェーハを洗浄する場合に、ピラナ洗浄、又はＳＣ−１洗
浄を行うことを特徴とする。
【００２０】請求項１５に記載の発明は、請求項１〜１
４のいずれかに記載の半導体ウェーハの製造方法におい
て、前記シードウェーハ上に酸化膜を形成した後、緻密
化を行う工程をさらに含むことを特徴とする。
４のいずれかに記載の半導体ウェーハの製造方法におい
て、前記シードウェーハ上に酸化膜を形成した後、緻密
化を行う工程をさらに含むことを特徴とする。
【００２１】請求項１６に記載の発明は、請求項１５記
載の半導体ウェーハの製造方法において、前記緻密化工
程は、９５０〜１１５０℃温度で、Ｎ2雰囲気下で ３
０〜６０分の間熱処理することを特徴とする。
載の半導体ウェーハの製造方法において、前記緻密化工
程は、９５０〜１１５０℃温度で、Ｎ2雰囲気下で ３
０〜６０分の間熱処理することを特徴とする。
【００２２】請求項１７に記載の発明は、請求項１〜
９、１５及び１６のいずれかに記載の半導体ウェーハの
製造方法において、前記トレンチを除いた部分に形成さ
れた酸化膜を除去した後、シードウェーハに如何なる工
程も進めず直ちに支持ウェーハと接合することを特徴と
する。
９、１５及び１６のいずれかに記載の半導体ウェーハの
製造方法において、前記トレンチを除いた部分に形成さ
れた酸化膜を除去した後、シードウェーハに如何なる工
程も進めず直ちに支持ウェーハと接合することを特徴と
する。
【００２３】請求項１８に記載の発明は、請求項１〜１
６のいずれかに記載の半導体ウェーハの製造方法におい
て、前記トレンチを除いた部分に形成された酸化膜を除
去した後、前記シードウェーハ上にトランジスタとキャ
パシタを形成させた後、前記支持ウェーハと接合するこ
とを特徴とする。
６のいずれかに記載の半導体ウェーハの製造方法におい
て、前記トレンチを除いた部分に形成された酸化膜を除
去した後、前記シードウェーハ上にトランジスタとキャ
パシタを形成させた後、前記支持ウェーハと接合するこ
とを特徴とする。
【００２４】請求項１９に記載の発明は、請求項１〜１
８のいずれかに記載の半導体ウェーハの製造方法におい
て、前記シードウェーハのセル領域はトレンチ素子分離
方法を用いて、トレンチ溝を満たすようにＯ3 ＴＥＯ
Ｓ ＵＳＧによって酸化膜を形成して、後続ＣＭＰ研磨
の際に研磨停止層として利用し、前記シードウェーハの
周辺領域はＬＯＣＯＳ法を用いて形成したフィールドオ
キサイドを、研磨停止層として利用することを特徴とす
る。
８のいずれかに記載の半導体ウェーハの製造方法におい
て、前記シードウェーハのセル領域はトレンチ素子分離
方法を用いて、トレンチ溝を満たすようにＯ3 ＴＥＯ
Ｓ ＵＳＧによって酸化膜を形成して、後続ＣＭＰ研磨
の際に研磨停止層として利用し、前記シードウェーハの
周辺領域はＬＯＣＯＳ法を用いて形成したフィールドオ
キサイドを、研磨停止層として利用することを特徴とす
る。
【００２５】請求項２０に記載の発明は、シードウェー
ハと支持ウェーハを提供する工程と、前記シードウェー
ハ上にトレンチを形成する工程と、前記トレンチを含む
シードウェーハ上部にＯ3 ＴＥＯＳ ＵＳＧにより酸
化膜を形成する工程と、前記トレンチを除いた部分に形
成された前記Ｏ3 ＴＥＯＳ ＵＳＧにより形成された
酸化膜を除去する工程と、前記シードウェーハの上面に
前記支持ウェーハを接合させる工程と、前記シードウェ
ーハの下面を研磨及びエッチングする工程と、前記シー
ドウェーハの前記下面をＣＭＰ研磨処理し、シリコン活
性層を形成する工程とを含んでなることを特徴とする半
導体ウェーハの製造方法である。
ハと支持ウェーハを提供する工程と、前記シードウェー
ハ上にトレンチを形成する工程と、前記トレンチを含む
シードウェーハ上部にＯ3 ＴＥＯＳ ＵＳＧにより酸
化膜を形成する工程と、前記トレンチを除いた部分に形
成された前記Ｏ3 ＴＥＯＳ ＵＳＧにより形成された
酸化膜を除去する工程と、前記シードウェーハの上面に
前記支持ウェーハを接合させる工程と、前記シードウェ
ーハの下面を研磨及びエッチングする工程と、前記シー
ドウェーハの前記下面をＣＭＰ研磨処理し、シリコン活
性層を形成する工程とを含んでなることを特徴とする半
導体ウェーハの製造方法である。
【００２６】
【発明の実施の形態】以下、本発明に係る半導体ウェー
ハの製造方法を添付の図を参照して詳細に説明すること
にする。図１〜図７は、本発明に係るＳＯＩウェーハの
製造工程段階を示す断面図である。先ず、図１に示すよ
うに、シードウェーハ２１上に浅いトレンチ（Shallow
Trench）を形成するため露光及びエッチングを行い、シ
ードウェーハ２１にトレンチ溝２３、２３…を形成す
る。また、前記トレンチ溝２３、２３…は約０．０５〜
０．５０μm程度の深さに形成する。
ハの製造方法を添付の図を参照して詳細に説明すること
にする。図１〜図７は、本発明に係るＳＯＩウェーハの
製造工程段階を示す断面図である。先ず、図１に示すよ
うに、シードウェーハ２１上に浅いトレンチ（Shallow
Trench）を形成するため露光及びエッチングを行い、シ
ードウェーハ２１にトレンチ溝２３、２３…を形成す
る。また、前記トレンチ溝２３、２３…は約０．０５〜
０．５０μm程度の深さに形成する。
【００２７】その次に、図２に示すように、前記全体シ
ードウェーハ２１上部にＯ3 ＴＥＯＳ ＵＳＧを蒸着し
てトレンチ充填酸化膜２５を形成する。ここで、Ｏ3 Ｔ
ＥＯＳ ＵＳＧとは、ＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5）4）
と、Ｏ3からなる酸化膜の材料のことである。この際、
前記Ｏ3 ＴＥＯＳ ＵＳＧを蒸着する条件は、Ｎ2は９０
ＳＬＭ、ＴＥＯＳフロー（Flow）についてはＮ2が３〜
１０ＳＬＭ、Ｏ3の濃度１００〜１５０Ｇ（ギガ）／ｍ3
程度の条件であって、約５００〜５０００オングストロ
ーム（）程度の厚さに蒸着してトレンチ充填酸化膜蒸着
工程を終了する。
ードウェーハ２１上部にＯ3 ＴＥＯＳ ＵＳＧを蒸着し
てトレンチ充填酸化膜２５を形成する。ここで、Ｏ3 Ｔ
ＥＯＳ ＵＳＧとは、ＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5）4）
と、Ｏ3からなる酸化膜の材料のことである。この際、
前記Ｏ3 ＴＥＯＳ ＵＳＧを蒸着する条件は、Ｎ2は９０
ＳＬＭ、ＴＥＯＳフロー（Flow）についてはＮ2が３〜
１０ＳＬＭ、Ｏ3の濃度１００〜１５０Ｇ（ギガ）／ｍ3
程度の条件であって、約５００〜５０００オングストロ
ーム（）程度の厚さに蒸着してトレンチ充填酸化膜蒸着
工程を終了する。
【００２８】次いで、前記トレンチ充填酸化膜２５を形
成する工程を完了した後、素子分離用酸化膜としての特
性向上のためＯ3 ＴＥＯＳ ＵＳＧの緻密化（densifi
cation）を行う。この際、前記緻密化工程は約９５０〜
１１５０℃のＮ2雰囲気下で３０〜６０分間熱処理を介
して行う。
成する工程を完了した後、素子分離用酸化膜としての特
性向上のためＯ3 ＴＥＯＳ ＵＳＧの緻密化（densifi
cation）を行う。この際、前記緻密化工程は約９５０〜
１１５０℃のＮ2雰囲気下で３０〜６０分間熱処理を介
して行う。
【００２９】その次に、図３に示すように前記トレンチ
溝２３を形成していない部分に蒸着したトレンチ充填酸
化膜２５を除くため、化学的及び機械的研磨（以下、Ｃ
ＭＰという）工程を行い、前記トレンチ溝２３、２３…
にのみ充填酸化膜２５ａ、２５ａ…が満たされているよ
うにする。また、シードウェーハ２１と支持ウェーハ３
１との接合の前段階で、シードウェーハ２１上に形成さ
れたトレンチ溝２３以外の部分に蒸着した充填酸化膜２
５を除去する際、酸化膜除去用装備を利用して除去工程
を行うこともできる。
溝２３を形成していない部分に蒸着したトレンチ充填酸
化膜２５を除くため、化学的及び機械的研磨（以下、Ｃ
ＭＰという）工程を行い、前記トレンチ溝２３、２３…
にのみ充填酸化膜２５ａ、２５ａ…が満たされているよ
うにする。また、シードウェーハ２１と支持ウェーハ３
１との接合の前段階で、シードウェーハ２１上に形成さ
れたトレンチ溝２３以外の部分に蒸着した充填酸化膜２
５を除去する際、酸化膜除去用装備を利用して除去工程
を行うこともできる。
【００３０】さらに、これと同時に溝が形成されない部
分も平坦にして、二つのウェーハ接合時にウェーハ表面
の不均一性による空隙（Vaid）の発生を抑制できるよう
にする。
分も平坦にして、二つのウェーハ接合時にウェーハ表面
の不均一性による空隙（Vaid）の発生を抑制できるよう
にする。
【００３１】この接合前の、前記ＣＭＰ工程を利用した
ウェーハ研磨によって、トレンチ溝２３、２３…に形成
されたトレンチ充填酸化膜２５ａ、２５ａ…と、溝２
３、２３…が形成されなかったシリコン層との研磨選択
度の違いにより、薄く均一な厚さの高品質のシリコン活
性層２１ｂを得ることができる。
ウェーハ研磨によって、トレンチ溝２３、２３…に形成
されたトレンチ充填酸化膜２５ａ、２５ａ…と、溝２
３、２３…が形成されなかったシリコン層との研磨選択
度の違いにより、薄く均一な厚さの高品質のシリコン活
性層２１ｂを得ることができる。
【００３２】次いで、シードウェーハ２１と支持ウェー
ハ３１との接合の前に、ピラナ（pirana）洗浄及びＳＣ
−１洗浄によって、又はこれらのうちのいずれか一つの
方法によって、支持ウェーハ３１の洗浄を行う。ここ
で、ピラナ洗浄とは、Ｈ2Ｏ2（過酸化水素）−Ｈ2ＳＯ4
（硫酸）の混合溶液を用いた洗浄であり、ＳＣ−１洗浄
はＨ2Ｏ−Ｈ2Ｏ2−ＮＨ4ＯＨの混合液を用いた洗浄であ
る。
ハ３１との接合の前に、ピラナ（pirana）洗浄及びＳＣ
−１洗浄によって、又はこれらのうちのいずれか一つの
方法によって、支持ウェーハ３１の洗浄を行う。ここ
で、ピラナ洗浄とは、Ｈ2Ｏ2（過酸化水素）−Ｈ2ＳＯ4
（硫酸）の混合溶液を用いた洗浄であり、ＳＣ−１洗浄
はＨ2Ｏ−Ｈ2Ｏ2−ＮＨ4ＯＨの混合液を用いた洗浄であ
る。
【００３３】ただし、前記トレンチ溝２３を除いた部分
の充填酸化膜を除去した後、シードウェーハ２１に洗浄
等の如何なる工程も進めず、直ちにウェーハ３１と接合
させてもよい。
の充填酸化膜を除去した後、シードウェーハ２１に洗浄
等の如何なる工程も進めず、直ちにウェーハ３１と接合
させてもよい。
【００３４】さらに、熱酸化膜や、さらに他のＯ3 Ｔ
ＥＯＳ ＵＳＧを用いた層間酸化膜等を蒸着した支持ウ
ェーハ３１を製作した後、前記シードウェーハ２１と支
持ウェーハ３１それぞれに対して、多様な表面処理方法
で表面親水化処理を施すことにより接合を容易となるよ
うにする。
ＥＯＳ ＵＳＧを用いた層間酸化膜等を蒸着した支持ウ
ェーハ３１を製作した後、前記シードウェーハ２１と支
持ウェーハ３１それぞれに対して、多様な表面処理方法
で表面親水化処理を施すことにより接合を容易となるよ
うにする。
【００３５】図４に示す、接合は低真空で行い、熱処理
を介し十分な接合強度を与えて、後続シーニング工程に
おいても接合面が外れないようにしなければならない。
を介し十分な接合強度を与えて、後続シーニング工程に
おいても接合面が外れないようにしなければならない。
【００３６】その次に、図５に示すように、接合が終了
したウェーハを、後面研磨装置（back−grinder）、回
転エッチング装置（spin−etcher）のような装備を用い
て研磨する。
したウェーハを、後面研磨装置（back−grinder）、回
転エッチング装置（spin−etcher）のような装備を用い
て研磨する。
【００３７】次いで、図６に示すように、前記研磨工程
中に生じた表面の粗度（roughness）を減少させ望むシ
リコン活性層２１ｂを得るためＣＭＰ研磨を行う。この
際、最終的に得られるシリコン活性層２１ｂが０.０５
〜０.３０μm厚さになるように研磨する。
中に生じた表面の粗度（roughness）を減少させ望むシ
リコン活性層２１ｂを得るためＣＭＰ研磨を行う。この
際、最終的に得られるシリコン活性層２１ｂが０.０５
〜０.３０μm厚さになるように研磨する。
【００３８】なお、上記の実施の形態において、シード
ウェーハ２１上にＯ3 ＴＥＯＳＵＳＧによって酸化膜
を蒸着する前、シードウェーハ２１表面に対しプラズマ
処理を行うこともできる。この際、プラズマ処理条件は
Ｎ2／ＮＨ3の割合は１／２〜３／１０、ＨＦ（High Fre
quency）／ＬＦ（Low Frequency）の比は０．１〜０．
９／０．１〜０．６、圧力は１．０〜２．０Ｔｏｒｒ、
温度は３００〜４００℃、時間は１０〜６０秒で行う。
ウェーハ２１上にＯ3 ＴＥＯＳＵＳＧによって酸化膜
を蒸着する前、シードウェーハ２１表面に対しプラズマ
処理を行うこともできる。この際、プラズマ処理条件は
Ｎ2／ＮＨ3の割合は１／２〜３／１０、ＨＦ（High Fre
quency）／ＬＦ（Low Frequency）の比は０．１〜０．
９／０．１〜０．６、圧力は１．０〜２．０Ｔｏｒｒ、
温度は３００〜４００℃、時間は１０〜６０秒で行う。
【００３９】また、前記本発明の方法はシードウェーハ
２１にトランジスタやキャパシタ等の素子を形成した
後、支持ウェーハ３１と接合する場合にも適用すること
ができる。
２１にトランジスタやキャパシタ等の素子を形成した
後、支持ウェーハ３１と接合する場合にも適用すること
ができる。
【００４０】さらに、前記支持ウェーハ３１としては、
無工程ウェーハ、熱酸化膜を形成させたウェーハ、ＢＰ
ＳＧ（Boron Phosphor Silicate Glass）を蒸着させた
ウェーハ、Ｏ3 ＴＥＯＳ ＵＳＧによって酸化膜を蒸着
させたウェーハ、ＳＯＧ（Spin On Glass）材料で蒸着
させたウェーハ、化学蒸着方法でＳｉＯ2を形成させた
ウェーハのうちの、いずれか一つのウェーハを用いるこ
とができる。
無工程ウェーハ、熱酸化膜を形成させたウェーハ、ＢＰ
ＳＧ（Boron Phosphor Silicate Glass）を蒸着させた
ウェーハ、Ｏ3 ＴＥＯＳ ＵＳＧによって酸化膜を蒸着
させたウェーハ、ＳＯＧ（Spin On Glass）材料で蒸着
させたウェーハ、化学蒸着方法でＳｉＯ2を形成させた
ウェーハのうちの、いずれか一つのウェーハを用いるこ
とができる。
【００４１】また、前記本発明の半導体ウェーハの製造
方法では、シードウェーハ２１のセル領域についてはト
レンチ素子分離法を用いて、トレンチ溝を満たすＯ3 Ｔ
ＥＯＳ ＵＳＧによる酸化膜を後続ＣＭＰ工程の際の研
磨停止層として利用し、シードウェーハ２１のセル領域
以外の周辺領域はＬＯＣＯＳ法を用いてフィールドオキ
サイドを研磨停止層として利用することもできる。
方法では、シードウェーハ２１のセル領域についてはト
レンチ素子分離法を用いて、トレンチ溝を満たすＯ3 Ｔ
ＥＯＳ ＵＳＧによる酸化膜を後続ＣＭＰ工程の際の研
磨停止層として利用し、シードウェーハ２１のセル領域
以外の周辺領域はＬＯＣＯＳ法を用いてフィールドオキ
サイドを研磨停止層として利用することもできる。
【００４２】
【発明の効果】前述で説明したように、本発明に係る半
導体ウェーハの製造方法においては以下のような効果を
有する。本発明に係る半導体ウェーハの製造方法におい
てはトレンチ素子分離を利用することにより、半導体デ
ィラム（ＤＲＡＭ）素子のデザインルール減少に伴い発
生するフィールド酸化膜の未成長（field oxide ungrow
n）等のようなＬＯＣＯＳ工程の不安定要因を解決する
ことができる。さらに、これとともにトレンチ素子分離
の際、トレンチの充填のため用いられたＯ3 ＴＥＯＳ
ＵＳＧによる酸化膜を形成し、化学的、機械的研磨を施
すことによって、薄くて均一な高品質のシリコン活性層
を得ることができる。従って、本発明に係る半導体ウェ
ーハの製造方法においては後続露光工程時、パターンの
形成が容易となり素子の信頼性及び収率を向上させるこ
とができる。
導体ウェーハの製造方法においては以下のような効果を
有する。本発明に係る半導体ウェーハの製造方法におい
てはトレンチ素子分離を利用することにより、半導体デ
ィラム（ＤＲＡＭ）素子のデザインルール減少に伴い発
生するフィールド酸化膜の未成長（field oxide ungrow
n）等のようなＬＯＣＯＳ工程の不安定要因を解決する
ことができる。さらに、これとともにトレンチ素子分離
の際、トレンチの充填のため用いられたＯ3 ＴＥＯＳ
ＵＳＧによる酸化膜を形成し、化学的、機械的研磨を施
すことによって、薄くて均一な高品質のシリコン活性層
を得ることができる。従って、本発明に係る半導体ウェ
ーハの製造方法においては後続露光工程時、パターンの
形成が容易となり素子の信頼性及び収率を向上させるこ
とができる。
【図１】本発明に係るＳＯＩ基板の製造工程段階を示す
断面図である。
断面図である。
【図２】本発明に係るＳＯＩ基板の製造工程段階を示す
断面図である。
断面図である。
【図３】本発明に係るＳＯＩ基板の製造工程段階を示す
断面図である。
断面図である。
【図４】本発明に係るＳＯＩ基板の製造工程段階を示す
断面図である。
断面図である。
【図５】本発明に係るＳＯＩ基板の製造工程段階を示す
断面図である。
断面図である。
【図６】本発明に係るＳＯＩ基板の製造工程段階を示す
断面図である。
断面図である。
【図７】本発明に係るＳＯＩ基板の製造工程段階を示す
断面図である。
断面図である。
【図８】従来の技術に基づくＳＯＩ基板の製造工程段階
を示す断面図である。
を示す断面図である。
【図９】従来の技術に基づくＳＯＩ基板の製造工程段階
を示す断面図である。
を示す断面図である。
【図１０】従来の技術に基づくＳＯＩ基板の製造工程段
階を示す断面図である。
階を示す断面図である。
２１、２１ａ シードウェーハ ２１ｂ シリコン活性層 ２５、２５ａ 酸化膜 ３１ 支持ウェーハ
Claims (20)
- 【請求項１】 シードウェーハと支持ウェーハを提供す
る工程と、 前記シードウェーハ上にトレンチを形成する工程と、 前記トレンチを含むシードウェーハ上部に酸化膜を形成
する工程と、 前記シードウェーハ上の前記トレンチを除いた部分に形
成された前記酸化膜を除去する工程と、 前記シードウェーハの上面に支持ウェーハを接合させる
工程と、 前記シードウェーハの下面を研磨及びエッチングする工
程と、 前記シードウェーハの前記下面を化学的及び機械的に研
磨処理する工程とを含んでなることを特徴とする半導体
ウェーハの製造方法。 - 【請求項２】 前記シードウェーハ上に形成されるトレ
ンチは、約０．０５〜 ０．５μmの深さに形成すること
を特徴とする請求項１記載の半導体ウェーハの製造方
法。 - 【請求項３】 前記酸化膜は、Ｏ3 ＴＥＯＳ ＵＳＧを
用いて形成することを特徴とする請求項１または２記載
の半導体ウェーハの製造方法。 - 【請求項４】 前記酸化膜は、約５００〜５０００オン
グストロームの厚さに形成することを特徴とする請求項
１〜３のいずれかに記載の半導体ウェーハの製造方法。 - 【請求項５】 前記シードウェーハ上に酸化膜を形成す
る前に、シードウェーハ表面をプラズマ処理することを
特徴とする請求項１〜４のいずれかに記載の半導体ウェ
ーハの製造方法。 - 【請求項６】 前記プラズマ処理は、Ｎ2／ＮＨ3の割合
は１／２〜３／１０、ＨＦとＬＦの比である、ＨＦ／Ｌ
Ｆ＝０．１〜０．９／０．１〜０．６、圧力は１.０〜
２.０Ｔｏｒｒ、温度は３００〜４００℃、時間は１０
〜６０秒間の条件で行うことを特徴とする請求項５記載
の半導体ウェーハの製造方法。 - 【請求項７】 前記シードウェーハの下面を研磨及びエ
ッチングする工程は、後面研磨装置（back grinder）、
又は回転エッチング装置（spin−etcher）を用いて行う
ことを特徴とする請求項１〜６のいずれかに記載の半導
体ウェーハの製造方法。 - 【請求項８】 前記シードウェーハの前記の化学的及び
機械的研磨により、約０．０５〜０．３０μmの厚さを
有するシリコン活性層を形成することを特徴とする請求
項１〜７のいずれかに記載の半導体ウェーハの製造方
法。 - 【請求項９】 前記支持ウェーハとしては、無工程ウェ
ーハ、熱酸化膜が形成されたウェーハ、ＢＰＳＧ又はＯ
3 ＴＥＯＳ ＵＳＧが蒸着されたウェーハ、ＳＯＧを蒸
着させたウェーハ、化学蒸着法によりＳｉＯ2を形成さ
せたウェーハのうちのいずれかのウェーハを用いること
を特徴とする請求項１〜８のいずれかに記載の半導体ウ
ェーハの製造方法。 - 【請求項１０】 前記シードウェーハと前記支持ウェー
ハとを接合する前の段階で、シードウェーハ上に形成さ
れたトレンチ以外の部分に蒸着された酸化膜の除去時
に、化学的及び機械的研磨を利用することを特徴とする
請求項１〜９のいずれかに記載の半導体ウェーハの製造
方法。 - 【請求項１１】 前記シードウェーハと前記支持ウェー
ハとを接合する前の段階で、シードウェーハ上に形成さ
れたトレンチ以外の部分に形成された酸化膜の除去時
に、酸化膜除去装備を利用することを特徴とする請求項
１〜９のいずれかに記載の半導体ウェーハの製造方法。 - 【請求項１２】 前記シードウェーハと前記支持ウェー
ハとを接合する前の段階で、前記支持ウェーハを洗浄す
る工程をさらに含むことを特徴とする請求項１〜１１の
いずれかに記載の半導体ウェーハの製造方法。 - 【請求項１３】 前記支持ウェーハを洗浄する場合に、
ピラナ洗浄とＳＣ−１洗浄を同時に行うことを特徴とす
る請求項１２記載の半導体ウェーハの製造方法。 - 【請求項１４】 前記シードウェーハを洗浄する場合
に、ピラナ洗浄、又はＳＣ−１洗浄を行うことを特徴と
する請求項１２記載の半導体ウェーハの製造方法。 - 【請求項１５】 前記シードウェーハ上に酸化膜を形成
した後、緻密化を行う工程をさらに含むことを特徴とす
る請求項１〜１４のいずれかに記載の半導体ウェーハの
製造方法。 - 【請求項１６】 前記緻密化工程は、９５０〜１１５０
℃温度で、Ｎ2雰囲気下で ３０〜６０分の間熱処理す
ることを特徴とする請求項１５記載の半導体ウェーハの
製造方法。 - 【請求項１７】 前記トレンチを除いた部分に形成され
た酸化膜を除去した後、シードウェーハに如何なる工程
も進めず直ちに支持ウェーハと接合することを特徴とす
る請求項１〜９、１５及び１６のいずれかに記載の半導
体ウェーハの製造方法。 - 【請求項１８】 前記トレンチを除いた部分に形成され
た酸化膜を除去した後、前記シードウェーハ上にトラン
ジスタとキャパシタを形成させた後、前記支持ウェーハ
と接合することを特徴とする請求項１〜１６のいずれか
に記載の半導体ウェーハの製造方法。 - 【請求項１９】 前記シードウェーハのセル領域はトレ
ンチ素子分離方法を用いて、トレンチ溝を満たすように
Ｏ3 ＴＥＯＳ ＵＳＧによって酸化膜を形成して、後
続の化学的及び機械的研磨の際に研磨停止層として利用
し、 前記シードウェーハの周辺領域はＬＯＣＯＳ法を用いて
形成したフィールドオキサイドを、研磨停止層として利
用することを特徴とする請求項１〜１８のいずれかに記
載の半導体ウェーハの製造方法。 - 【請求項２０】 シードウェーハと支持ウェーハを提供
する工程と、 前記シードウェーハ上にトレンチを形成する工程と、 前記トレンチを含むシードウェーハ上部にＯ3 ＴＥＯ
Ｓ ＵＳＧにより酸化膜を形成する工程と、 前記トレンチを除いた部分に形成された前記Ｏ3 ＴＥ
ＯＳ ＵＳＧにより形成された酸化膜を除去する工程
と、 前記シードウェーハの上面に前記支持ウェーハを接合さ
せる工程と、 前記シードウェーハの下面を研磨及びエッチングする工
程と、 前記シードウェーハの前記下面を化学的及び機械的研磨
処理し、シリコン活性層を形成する工程とを含んでなる
ことを特徴とする半導体ウェーハの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080223A KR19980060856A (ko) | 1996-12-31 | 1996-12-31 | 반도체용 에스.오.아이(soi) 기판의 제조 방법 |
| KR1996P-80223 | 1996-12-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209267A true JPH10209267A (ja) | 1998-08-07 |
Family
ID=19493478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9355444A Pending JPH10209267A (ja) | 1996-12-31 | 1997-12-24 | 半導体ウェーハの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH10209267A (ja) |
| KR (1) | KR19980060856A (ja) |
| TW (1) | TW408451B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008516439A (ja) | 2004-10-06 | 2008-05-15 | コミツサリア タ レネルジー アトミーク | 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法 |
| DE10165050B4 (de) * | 2000-07-12 | 2009-10-22 | Fuji Electric Co., Ltd. | Bidirektionales Halbleiterbauelement |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587038B1 (ko) * | 1999-11-04 | 2006-06-07 | 주식회사 하이닉스반도체 | 이중막 실리콘 기판의 제조 방법 |
-
1996
- 1996-12-31 KR KR1019960080223A patent/KR19980060856A/ko not_active Application Discontinuation
-
1997
- 1997-10-03 TW TW086114414A patent/TW408451B/zh active
- 1997-12-24 JP JP9355444A patent/JPH10209267A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10165050B4 (de) * | 2000-07-12 | 2009-10-22 | Fuji Electric Co., Ltd. | Bidirektionales Halbleiterbauelement |
| JP2008516439A (ja) | 2004-10-06 | 2008-05-15 | コミツサリア タ レネルジー アトミーク | 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW408451B (en) | 2000-10-11 |
| KR19980060856A (ko) | 1998-10-07 |
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