JP2010511300A - ハイブリッド基板の製造方法 - Google Patents
ハイブリッド基板の製造方法 Download PDFInfo
- Publication number
- JP2010511300A JP2010511300A JP2009538705A JP2009538705A JP2010511300A JP 2010511300 A JP2010511300 A JP 2010511300A JP 2009538705 A JP2009538705 A JP 2009538705A JP 2009538705 A JP2009538705 A JP 2009538705A JP 2010511300 A JP2010511300 A JP 2010511300A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- cavity
- silicon
- block
- protruding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 89
- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000000463 material Substances 0.000 claims abstract description 31
- 238000006243 chemical reaction Methods 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 29
- 230000003647 oxidation Effects 0.000 claims description 27
- 238000007254 oxidation reaction Methods 0.000 claims description 27
- 239000000126 substance Substances 0.000 claims description 11
- 238000005498 polishing Methods 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 4
- 229910052729 chemical element Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 13
- 125000006850 spacer group Chemical group 0.000 description 11
- 235000012239 silicon dioxide Nutrition 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 230000003750 conditioning effect Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007373 indentation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000010070 molecular adhesion Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/76208—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region using auxiliary pillars in the recessed region, e.g. to form LOCOS over extended areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Macromolecular Compounds Obtained By Forming Nitrogen-Containing Linkages In General (AREA)
- Polymers With Sulfur, Phosphorus Or Metals In The Main Chain (AREA)
- Preparation Of Compounds By Using Micro-Organisms (AREA)
- Physical Or Chemical Processes And Apparatus (AREA)
Abstract
本発明は、混合基板、すなわち基板材料と異なる材料の少なくとも１つのブロックを備えた基板の製造方法であり、その方法は、以下の連続した段階
−少なくとも前記キャビティの底部から突出している第１材料の部分を残すように、第１材料の基板において、その面の内の１つからキャビティを形成する段階と、
突出している第１材料の部分から、前記基板の前記面上に突出する第２材料の突出部が得られるように、前記第１材料と、前記キャビティを充填する第２材料を得るために寄与する少なくとも１つの化学成分との間で、前記キャビティの壁から開始される反応によってブロックを形成する段階と、を含む。
−少なくとも前記キャビティの底部から突出している第１材料の部分を残すように、第１材料の基板において、その面の内の１つからキャビティを形成する段階と、
突出している第１材料の部分から、前記基板の前記面上に突出する第２材料の突出部が得られるように、前記第１材料と、前記キャビティを充填する第２材料を得るために寄与する少なくとも１つの化学成分との間で、前記キャビティの壁から開始される反応によってブロックを形成する段階と、を含む。
Description
本発明は、特定の積層構造を製造するための混合基板の製造方法に関する。このような積層構造は、混合基板を接合界面上で別の基板または層と接合することによって得られる。
半導体業界において、積層及び接合による構造体の製造がしばしば必要とされる。例えば、２つの基板は、基板の１つの主面を別の基板の主面と分子接合（または“ウエハー接合”）することによって組み立てられ得る。このため、接触される面は、この分子接合を可能にするために注意深く調整されなければならない。この調整は、密接な接触（ミラークオリティ面）を得るために、接触する面の化学機械研磨、これらの面のクリーニング、そこの活性化を含み得る。
この分子接合技術は、それらの組成に関して均一な面を備えた半導体基板の接合に対して非常に優れた結果をもたらす。しかしながら、この技術を不均一な面を備えた基板に適用すると、問題を引き起こし得る。このような基板は“混合基板”と称される。従って、混合基板の主面（接合される面）は、基板の残りの部分とは異なる性質を有する少なくとも１つの領域を備え得る。混合基板の例は、基板の接合される面に平坦に位置する酸化シリコンのブロックを備えたシリコン基板から成り、酸化物のブロックはシリコン領域と交互に配置されている。混合基板の別の例は、接合される面が酸化物の薄いブロックと、酸化物の厚いブロックとを交互に備えたシリコン基板から成る。混合基板のさらに別の例は、接合される面が、局所的ドーピング及び／もしくはより広範囲またはより狭範囲の導電性材料の含有によって得られる導電領域と絶縁領域とを交互に備えた半導体基板から成る。
分子接合を目的とした混合基板の表面調整は、問題を引き起こし得る。例として、その１つの面が少なくとも１つの平坦な酸化シリコンのブロックを備えたシリコン基板の場合を検討する。このような基板の突出部を、図１Ａ及び１Ｂに関連して説明する。図１Ａは、シリコンから成る基板１を示し、その主面の１つはキャビティ２（１つのキャビティしか示されていないが、基板はいくつか備え得る）を形成するためにエッチングされている。基板１のキャビティの外側の主面は、マスクとして作用する窒化シリコン膜３で被覆される。窒化シリコン膜３が、キャビティが作製される以前に基板１上に堆積されていると好都合である。この膜は、前記キャビティを作製するためのマスクとしても作用し得る。その後、酸化シリコンを、キャビティが充填されるまで、熱酸化によって成長させる。図１Ｂは、シリコン基板１に酸化シリコンのブロック４が得られた結果を示す。使用した方法によりさらに、キャビティの端部に突出部５が形成される。これらの突出部は、キャビティ２の上部領域６からの酸化物の成長及びシリコンに対する熱酸化物の膨張の結果である。酸化物はキャビティを充填し、キャビティの初期底部を越えて広がる。
図１Ｂはさらに、窒化膜３上に酸化シリコンが存在することを示している。これは、酸化工程によるものであり、反応の間に窒化シリコンの部分的消費を引き起こす。
従って、図１Ｂに示す混合基板は、分子接着によって混合基板の面を別の基板の面と接合することができるようにするために、（化学機械研磨または平坦化による）表面調整を必要とする。これは、良好な直接接合を得るために、表面上に存在するあらゆる粗さ及びトポロジーを最大限可能な範囲まで除去することが必要だからである。
しばしば直面する１つの問題は、処理された表面の平坦化の効果が異なることである。この効果の違いは、例えば表面上のトポロジーの分布、または例えば異なる材料の表面の性質（機械化学平滑化の間の攻撃の選択性）に依存する。
いくつかの領域は、他の領域と比較して過度に研磨されることに気づくだろう（へこみ現象と称される）。このことにより、表面上にわずかなくぼみが生じる。これらのくぼみは、別の基板の平坦な面との密接な接触に弊害をもたらし、接合欠陥を生じさせることが理解されるだろう。さらに、２つの基板を組み合わせた後、これらのくぼみが基板の１つの絶縁領域に現れた場合、絶縁領域の誘電品質を劣化させる結果となり得る。
このような接合構造に求められる用途では、数ｍｍ２または数ｃｍ２の絶縁領域を生成することが想定される。これらの絶縁領域は、適当な寸法のブロックに生成される。絶縁体の品質について、誘電剛性は、使用される基板の表面に垂直な軸に沿って良好でなければならない。二酸化シリコン絶縁領域の場合において、良好な誘電剛性を確保するために、熱酸化によってこの絶縁体を生成させることが好ましい。キャビティ中に生成された二酸化シリコンの厚さは、シリコン基板に生成されたキャビティの初期深さの二倍程度である。
大面積（数ｍｍ２または数ｃｍ２）の絶縁領域が求められる場合、得られるブロックの寸法が大きいことに起因して突出部の間で表面の空洞化が引き起こされるため、トポロジー平滑化の試みは失敗する。その結果、マイクロメートル程度範囲に渡って表面の粗さが十分であったとしても、後続の接合を妨げる平坦欠陥が生じる。
米国特許第５７４７３７７号（特許文献１）には、シリコン基板の面に浅い絶縁溝を形成する方法が開示されている。フィールド酸化物領域（field oxide region）を形成するために、基板に一連の溝を生成することが提案されている。同一の後の領域に対応する溝は壁によって分離され、その壁の幅の桁数は溝と同じである。次に、溝を充填するために壁の酸化（側面の酸化）が行われる。この場合、開始地点が壁の無い単純なキャビティであれば酸化時間はずっと短縮される。しかしながら、電気絶縁性は垂直方向に欠陥が生じ得る。さらに、米国特許第５７４７３７７号（特許文献１）で開示されている方法は、特にＣＭＯＳトランジスタのフィールド酸化物領域を生成するためのものである。これは、材料の少量の除去を伴う平坦化を可能にするためには大きすぎる壁の密度を含む。溝から形成された絶縁領域の粗さは、マイクロメートルの範囲に渡って処理することができるが、ミリメートル単位では不可能である。
本発明は、前述の従来技術の欠点を改善するために発明されたものである。
本発明は、表面の粗さを大幅に減少させる規則的な間隔の突出部を備えてキャビティが形成された混合基板の製造方法を提案する。構造基板上の表面物質を最小限除去することによって、全ての突出部を効果的に平坦化することができるように、突出部の密度及び側面の範囲は、限定されている。突出部の間の距離は、１００μｍ程度であり得、突出部の幅は０．１から６μｍ程度であり得る。
本発明の主題は、混合基板、すなわち基板材料と異なる材料の少なくとも１つのブロックを備えた基板の製造方法であり、その方法は、以下の連続した段階、
−第１材料の基板において、その面の内の１つからキャビティを形成する段階と、
−前記第１材料と、前記キャビティを充填する第２材料を得るために寄与する少なくとも１つの化学成分との間で、前記キャビティの壁から開始される反応によってブロックを形成する段階と、
−前記基板の第１面を平坦化する段階と、を含み、
−前記キャビティを形成する段階が、少なくとも前記キャビティの底部から突出している第１材料の部分を残すように行われ、
−前記ブロックを形成する段階が、突出している第１材料の部分から、前記基板の前記面上に突出する第２材料の突出部が得られるように行われることを特徴とする。
−第１材料の基板において、その面の内の１つからキャビティを形成する段階と、
−前記第１材料と、前記キャビティを充填する第２材料を得るために寄与する少なくとも１つの化学成分との間で、前記キャビティの壁から開始される反応によってブロックを形成する段階と、
−前記基板の第１面を平坦化する段階と、を含み、
−前記キャビティを形成する段階が、少なくとも前記キャビティの底部から突出している第１材料の部分を残すように行われ、
−前記ブロックを形成する段階が、突出している第１材料の部分から、前記基板の前記面上に突出する第２材料の突出部が得られるように行われることを特徴とする。
第１変形によると、突出している第１材料の部分は、キャビティの底部から突出している壁または柱から成る。
第２変形によると、キャビティを形成する段階は、突出している第１材料のいくつかの部分を残し、キャビティ内にいくつかの胞を画定するように行われる。
平坦化する段階は、化学機械研磨または機械研磨によって行われることができる。
特定の適用によると、基板はシリコンから成り、二酸化シリコンのブロックを形成するためにシリコンの熱酸化が実施される。
別の特定の適用によると、基板はＳｉＧｅから成り、酸化ＳｉＧｅのブロックを形成するためにＳｉＧｅの熱酸化が実施される。
さらに別の特定の適用によると、基板はシリコンから成り、ＳｉＮのブロックを形成するためにシリコンの窒化が実施される。
本方法はさらに、キャビティを形成する段階とブロックを形成する段階との間に、前記反応を受けるべきでない基板の部分をマスクする段階を含むことができる。
平坦化する段階の後、基板の平坦化された面上に薄膜を接合させる段階を備えることができる。
添付図面及び限定的でない実施例によって与えられる以下の詳細な説明を読むことで、本発明はより深く理解され、その他の利点及び特徴が明らかとなるだろう。
一例として、以下において、初期基板はシリコンで形成され、ブロックは酸化シリコンで形成されるだろう。ブロックを得るために使用される反応は、初期基板を形成しているシリコンの熱酸化であり、この酸化は初期基板中に形成されたキャビティで開始される。
図２Ａから２Ｃは、本発明による混合基板の製造方法を示す。
図２Ａは、窒化シリコン１３の層が好都合にその主面の１つに堆積されたシリコンから成る基板１０を示す。変形として、キャビティを製造した後にこの層を堆積することができる。キャビティ１１は、この主面からエッチングによって形成され、層１３はこのキャビティを製造するためのエッチングマスクとして作用することができると有利である。エッチングは、キャビティの底部から突出している部分１２をキャビティ１１中に残すように行われる。部分１２は、例えば柱または壁である。それらの数、間隔、及びサイズは、後続の化学機械平坦化の結果へこむ（ｄｉｓｈｉｎｇ）現象を防ぐまたは制限するように、キャビティのサイズに応じて設計される。部分１２の特徴（数、間隔、サイズ）は、テストの間に決定することができる。
熱酸化の後、キャビティ１１でシリコン柱が完全に酸化されていることが求められると有利であろう。これら柱の幅は、発生が望まれる酸化物の厚さと特に相関性があるだろう。この厚さが厚いほど、柱の幅は広くなることができる。
窒化シリコンの膜１３は、キャビティ１１及びキャビティに属する部分１２を被覆しない。しかしながら、部分１２の上部には存在する。
その後、キャビティのシリコンの熱酸化、すなわち底部、キャビティの壁及びキャビティの部分１２の壁の酸化が実施される。キャビティから形成され、二酸化シリコンから成る突出部１５が点在する二酸化シリコンブロック１４を示す図２Ｂに示した構造が得られるまで酸化が行われると有利である。酸化は、部分１２（図２Ａ参照）が完全に二酸化シリコンへと変換されるように有利に行われた。しかしながら、この適用によると、わずかなシリコンの部分１２が残り得る。
図２Ｂにおいて、酸化の間に、窒化物の層が完全に消費されたことに気づくだろう。変形において、この窒化物の層の部分は二酸化シリコンに囲まれて残り得る。
以下の段階は、例えば化学機械研磨による基板の主面の平坦化から成る。研磨により突出部１５が除去され、基板１０の主面が平坦化される。ブロック１４は、最小限のへこみを有する平坦な面を備え、平面性の点から、例えばシリコンから成る薄膜との接合に適合する。
（実施形態１）
キャビティは、シリコン基板の表面上にエッチングされる。図２Ａの参照符号１１のこのキャビティは、１組のサブキャビティ、もしくはキャビティの底部から盛り上がった部分または隔壁または壁（図２Ａの参照符号１２）によって分離された胞から成る。キャビティは、１．５μｍの深さを有する。胞は、１００μｍの幅を有する。胞を分離する隔壁または壁は２μｍの厚さを有する。
キャビティは、シリコン基板の表面上にエッチングされる。図２Ａの参照符号１１のこのキャビティは、１組のサブキャビティ、もしくはキャビティの底部から盛り上がった部分または隔壁または壁（図２Ａの参照符号１２）によって分離された胞から成る。キャビティは、１．５μｍの深さを有する。胞は、１００μｍの幅を有する。胞を分離する隔壁または壁は２μｍの厚さを有する。
蒸気の下での１１００℃の熱酸化によって、３μｍの二酸化シリコンが、エッチングされた領域に生成される。後の絶縁ブロックの外側に位置する基板の領域は、酸化を防ぐために窒化シリコンの膜によって保護される。胞の分離壁が、これらの壁の初期幅及び生成された酸化物の厚さによって、高さに渡って酸化されることが観察されるだろう。これらの壁の寸法（特に厚さ）は、壁の初期高さ全体にわたって酸化されるように選択されると有利である。さらに０．８μｍの高さの突出部がこれらの壁に沿って垂直に観察されるだろう。突出部は、キャビティの端部で１μｍから１．２μｍの間の高さを有する。
化学機械平坦化は、後の絶縁領域に沿って特に垂直に実施され、特徴づけられる。“標準”領域、つまり突出部によって保護されていない領域と、突出部によって“保護された”領域とで得られたへこみの平均値が、凝集されていれば、突出部が存在する効果によってへこみが効果的にずっと減少されたことがわかる。
例えば、１．１μｍの高さの端部突出部及び３ｍｍ×３ｍｍの絶縁領域の隣接する表面に対する平坦化工程の間、領域が保護突出部を備えていれば、へこみは５０ｎｍより小さくまたは１０ｎｍより小さく低減されるが、領域が保護突出部を備えていなければ、５０ｎｍを超えるへこみが得られる。得られた基板は次に、可能であれば適当な表面調整の後、ＳＯＩ領域と純領域（ｓｏｌｉｄ ａｒｅａ）とを備えた混合基板を形成するために、この面でシリコン薄膜と接合させることができる。
（実施形態２）
キャビティは、シリコン基板の表面上にエッチングされる。このキャビティ（図２Ａの参照符号１１）は、１組のサブキャビティ、もしくはキャビティの底部から盛り上がった部分または隔壁または壁（図２Ａの参照符号１２）によって分離された胞から成る。キャビティは、１．５μｍの深さを有する。胞は、１００μｍの幅を有する。胞を分離する隔壁または壁は４μｍの厚さを有する。
キャビティは、シリコン基板の表面上にエッチングされる。このキャビティ（図２Ａの参照符号１１）は、１組のサブキャビティ、もしくはキャビティの底部から盛り上がった部分または隔壁または壁（図２Ａの参照符号１２）によって分離された胞から成る。キャビティは、１．５μｍの深さを有する。胞は、１００μｍの幅を有する。胞を分離する隔壁または壁は４μｍの厚さを有する。
３μｍの二酸化シリコンは、蒸気の下での１１００℃の熱酸化によって、エッチングされた領域に生成される。後の絶縁ブロックの外側に位置する基板の領域は、酸化を防ぐために窒化シリコンの膜によって保護される。胞の分離壁が、０．５μｍの高さにわたって完全に酸化されていることが観察されるだろう。さらに０．７μｍの高さの突出部が、これらの壁に沿って垂直に観察されるだろう。突出部は、キャビティの端部で１μｍから１．２μｍの間の高さを有する。
研磨及び表面調整の後、この基板は、異なる厚さの酸化物領域を備えたＳＯＩ基板を形成するために、表面が酸化された酸化シリコン薄膜と組み立てられることができる。
（実施形態３）
キャビティは、シリコン基板の表面上にエッチングされる。このキャビティは、キャビティの底部から盛り上がった壁またはスペーサーによって分離された１組の胞から成る。キャビティは、１．５μｍの深さを有する。胞は、１００μｍの幅を有する。胞を分離する壁は２μｍの厚さを有する。
キャビティは、シリコン基板の表面上にエッチングされる。このキャビティは、キャビティの底部から盛り上がった壁またはスペーサーによって分離された１組の胞から成る。キャビティは、１．５μｍの深さを有する。胞は、１００μｍの幅を有する。胞を分離する壁は２μｍの厚さを有する。
後の絶縁ブロックの外側に位置する領域は、基礎膜（pedestal film）と称される例えば、熱的、化学的、もしくは乾式プラズマまたはＵＶ／Ｏ３型によって得られる酸化シリコン膜によって被覆される。この膜の厚さは０．５μｍより薄く、好ましくは５０ｎｍより薄く、さらに好ましくは２０ｎｍより薄い。この酸化物の膜は、後続の酸化に対するバリアを形成するために窒化シリコン膜によって保護される。
３μｍの二酸化シリコンは、蒸気の下での１１００℃の熱酸化によって、エッチングされた領域に生成される。その後胞の分離壁が、２μｍの高さにわたって完全に酸化されていることが観察される。さらに０．８μｍの高さの突出部が、これらの壁に沿って垂直に観察される。突出部は、キャビティの端部で１μｍから１．２μｍの間の高さを有する。
化学機械平坦化は、後の絶縁領域に沿って特に垂直に実施され、特徴づけられる。“標準”領域、つまり突出部によって保護されていない領域と、”保護された”領域で得られたへこみの平均値を比較すると、突出部が存在する効果によってへこみが実際にずっと減少されていることがわかる。へこみは、“標準”領域では５０ｎｍを超え、”保護された”領域では５ｎｍ程度である。
例えば、１．１μｍの高さを有する端部及び３ｍｍ×３ｍｍの絶縁領域の隣接する表面に対する平坦化工程の間、領域が保護突出部を備えていれば、へこみは５ｎｍより小さく低減されるが、領域が保護突出部を備えていなければ、５０ｎｍを超えるへこみが得られる。
本実施例は、様々な厚さの酸化物、多様な形状の突出部分（スペーサー、壁、隔壁、柱）、多様な厚さのスペーサー、突出部分の上部が底部より広い（図２Ａに示す）または反対に狭くなることができ、高さによって変化する幅を有するスペーサー（台形状）、によって変化することができる。
酸化時間が短い、つまり後の絶縁ブロックの酸化物の厚さが小さいほど、スペーサーの幅は狭くなるだろう。
スペーサーの酸化される高さが高いほど、スペーサーの幅は狭くなるだろう。図３の概要図がこの特徴を説明している。この図で、Ｙ軸はスペーサーの酸化された高さｈを示し、Ｘ軸はスペーサーの幅ｌを示す。
本発明は、ＳｉｘＧｅｙの熱酸化またはシリコンの窒化にも適用されるが、窒化は酸化よりもずっと少量のシリコンを消費するため、より浅いキャビティ用である。
１、１０ 基板
２、１１ キャビティ
３、１３ 膜
４、１４ ブロック
５、１５ 突出部
６ キャビティの上部領域
１２ 突出部分
２、１１ キャビティ
３、１３ 膜
４、１４ ブロック
５、１５ 突出部
６ キャビティの上部領域
１２ 突出部分
Claims (9)
- 混合基板、すなわち基板材料と異なる材料の少なくとも１つのブロックを備えた基板の製造方法であって、
前記方法が、以下の連続した段階、
−第１材料の基板（１０）において、その面の内の１つからキャビティ（１１）を形成する段階と、
−前記第１材料と、前記キャビティ（１１）を充填する第２材料を得るために寄与する少なくとも１つの化学成分との間で、前記キャビティ（１１）の壁から開始される反応によってブロック（１４）を形成する段階と、
−前記基板の前記第１面を平坦化する段階と、を含み、
−前記キャビティ（１１）を形成する段階が、少なくとも前記キャビティの底部から突出している第１材料の部分（１２）を残すように行われ、
−前記ブロックを形成する段階が、前記突出している第１材料の部分から、前記基板（１０）の前記面上に突出する第２材料（１５）の突出部が得られるように行われることを特徴とする方法。 - 前記突出している第１材料の部分（１２）が、前記キャビティの底部から突出している壁または柱によって形成されることを特徴とする、請求項１に記載の方法。
- 前記キャビティを形成する段階が、前記突出している第１材料のいくつかの部分を残し、キャビティ内にいくつかの胞を画定するように行われることを特徴とする、請求項１に記載の方法。
- 前記平坦化する段階が、化学機械研磨または機械研磨によって行われることを特徴とする、請求項１に記載の方法。
- シリコンから成る基板（１０）において、酸化シリコンのブロック（１４）を形成するために、シリコンの熱酸化が実施されることを特徴とする、請求項１から４のいずれか一項に記載の方法。
- ＳｉＧｅから成る基板において、酸化ＳｉＧｅのブロックを形成するために、ＳｉＧｅの熱酸化が実施されることを特徴とする、請求項１から４のいずれか一項に記載の方法。
- シリコンから成る基板において、ＳｉＮのブロックを形成するために、シリコンの窒化が実施されることを特徴とする、請求項１から４のいずれか一項に記載の方法。
- 前記キャビティを形成する段階と、前記ブロックを形成する段階との間に、前記反応を受けるべきでない基板の部分をマスクする段階を含むことを特徴とする、請求項１から７のいずれか一項に記載の方法。
- 前記平坦化する段階の後、基板の平坦化された面上に薄膜を接合させる段階を備えることを特徴とする、請求項１から８のいずれか一項に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0655193A FR2909221B1 (fr) | 2006-11-29 | 2006-11-29 | Procede de realisation d'un substrat mixte. |
| FR0655193 | 2006-11-29 | ||
| PCT/EP2007/062959 WO2008065143A1 (fr) | 2006-11-29 | 2007-11-28 | Procede de realisation d'un substrat mixte |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010511300A true JP2010511300A (ja) | 2010-04-08 |
| JP5431948B2 JP5431948B2 (ja) | 2014-03-05 |
Family
ID=38057350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009538705A Expired - Fee Related JP5431948B2 (ja) | 2006-11-29 | 2007-11-28 | ハイブリッド基板の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20100081280A1 (ja) |
| EP (1) | EP2084736B1 (ja) |
| JP (1) | JP5431948B2 (ja) |
| AT (1) | ATE458271T1 (ja) |
| DE (1) | DE602007004879D1 (ja) |
| FR (1) | FR2909221B1 (ja) |
| WO (1) | WO2008065143A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016048957A (ja) * | 2007-06-05 | 2016-04-07 | インターデイジタル テクノロジー コーポレーション | Ｒｒｃメッセージおよび手順 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102011010248B3 (de) * | 2011-02-03 | 2012-07-12 | Infineon Technologies Ag | Ein Verfahren zum Herstellen eines Halbleiterbausteins |
| FR3009428B1 (fr) | 2013-08-05 | 2015-08-07 | Commissariat Energie Atomique | Procede de fabrication d'une structure semi-conductrice avec collage temporaire via des couches metalliques |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132142A (ja) * | 1983-01-18 | 1984-07-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6080244A (ja) * | 1983-10-07 | 1985-05-08 | Hitachi Ltd | 半導体装置の素子分離方法 |
| JPH06196551A (ja) * | 1992-09-04 | 1994-07-15 | Internatl Business Mach Corp <Ibm> | 半導体構造の凹部領域上を平坦化する方法 |
| WO2006072871A2 (fr) * | 2004-10-06 | 2006-07-13 | Commissariat A L'energie Atomique | Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747377A (en) * | 1996-09-06 | 1998-05-05 | Powerchip Semiconductor Corp. | Process for forming shallow trench isolation |
| US6599812B1 (en) * | 1998-10-23 | 2003-07-29 | Stmicroelectronics S.R.L. | Manufacturing method for a thick oxide layer |
| US6793981B2 (en) * | 1999-03-23 | 2004-09-21 | Dai Nippon Printing Co., Ltd. | Process for producing laminated film, and reflection reducing film |
| DE10130379A1 (de) * | 2001-06-23 | 2003-01-02 | Bosch Gmbh Robert | Mikromechanischer Massenflusssensor und Verfahren zu dessen Herstellung |
| JP4161745B2 (ja) * | 2003-03-06 | 2008-10-08 | 株式会社デンソー | 光学素子およびその製造方法 |
| JP2005079310A (ja) * | 2003-08-29 | 2005-03-24 | Semiconductor Leading Edge Technologies Inc | 半導体装置及びその製造方法 |
| US7023069B2 (en) * | 2003-12-19 | 2006-04-04 | Third Dimension (3D) Semiconductor, Inc. | Method for forming thick dielectric regions using etched trenches |
| US20060244074A1 (en) * | 2005-04-29 | 2006-11-02 | Chien-Hao Chen | Hybrid-strained sidewall spacer for CMOS process |
-
2006
- 2006-11-29 FR FR0655193A patent/FR2909221B1/fr not_active Expired - Fee Related
-
2007
- 2007-11-28 JP JP2009538705A patent/JP5431948B2/ja not_active Expired - Fee Related
- 2007-11-28 AT AT07847476T patent/ATE458271T1/de not_active IP Right Cessation
- 2007-11-28 DE DE602007004879T patent/DE602007004879D1/de active Active
- 2007-11-28 WO PCT/EP2007/062959 patent/WO2008065143A1/fr active Application Filing
- 2007-11-28 US US12/515,021 patent/US20100081280A1/en not_active Abandoned
- 2007-11-28 EP EP07847476A patent/EP2084736B1/fr not_active Not-in-force
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132142A (ja) * | 1983-01-18 | 1984-07-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6080244A (ja) * | 1983-10-07 | 1985-05-08 | Hitachi Ltd | 半導体装置の素子分離方法 |
| JPH06196551A (ja) * | 1992-09-04 | 1994-07-15 | Internatl Business Mach Corp <Ibm> | 半導体構造の凹部領域上を平坦化する方法 |
| WO2006072871A2 (fr) * | 2004-10-06 | 2006-07-13 | Commissariat A L'energie Atomique | Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees |
| JP2008516443A (ja) * | 2004-10-06 | 2008-05-15 | コミツサリア タ レネルジー アトミーク | 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016048957A (ja) * | 2007-06-05 | 2016-04-07 | インターデイジタル テクノロジー コーポレーション | Ｒｒｃメッセージおよび手順 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE602007004879D1 (de) | 2010-04-01 |
| WO2008065143A1 (fr) | 2008-06-05 |
| ATE458271T1 (de) | 2010-03-15 |
| FR2909221B1 (fr) | 2009-04-17 |
| US20100081280A1 (en) | 2010-04-01 |
| EP2084736B1 (fr) | 2010-02-17 |
| EP2084736A1 (fr) | 2009-08-05 |
| JP5431948B2 (ja) | 2014-03-05 |
| FR2909221A1 (fr) | 2008-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100428805B1 (ko) | 트렌치 소자분리 구조체 및 그 형성 방법 | |
| JP2006237455A (ja) | 半導体装置とその製造方法 | |
| KR19980018523A (ko) | 얕은 트랜치 분리를 위한 갭 충진 및 평탄화 방법 | |
| JPH11163120A (ja) | 半導体素子の素子隔離層形成方法 | |
| KR100389031B1 (ko) | 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법 | |
| JP2008227360A (ja) | 半導体装置の製造方法 | |
| KR20100054461A (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100438772B1 (ko) | 버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법 | |
| JP5431948B2 (ja) | ハイブリッド基板の製造方法 | |
| JPH11340317A (ja) | 分離構造形成方法 | |
| US7566924B2 (en) | Semiconductor device with gate spacer of positive slope and fabrication method thereof | |
| US7041547B2 (en) | Methods of forming polished material and methods of forming isolation regions | |
| KR100463943B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR100675962B1 (ko) | 열적 산화물이 채워진 얕은 소자 분리용 트렌치 | |
| JP2008004881A (ja) | 素子分離構造部の製造方法 | |
| JP2000036533A (ja) | 半導体装置の製造方法 | |
| KR20020082667A (ko) | 더미패턴을 이용한 평탄화방법 | |
| KR100733693B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR19990006000A (ko) | 반도체 소자의 소자분리막 제조방법 | |
| KR100923760B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20070049346A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JP4397522B2 (ja) | コーナー効果の低減方法 | |
| JP2006216946A (ja) | 構造化された表面の処理方法 | |
| KR100430582B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100944666B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101117 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130122 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130419 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131105 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131205 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |