JPH06196551A - 半導体構造の凹部領域上を平坦化する方法 - Google Patents

半導体構造の凹部領域上を平坦化する方法

Info

Publication number
JPH06196551A
JPH06196551A JP5210075A JP21007593A JPH06196551A JP H06196551 A JPH06196551 A JP H06196551A JP 5210075 A JP5210075 A JP 5210075A JP 21007593 A JP21007593 A JP 21007593A JP H06196551 A JPH06196551 A JP H06196551A
Authority
JP
Japan
Prior art keywords
semiconductor structure
region
pillar
forming
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5210075A
Other languages
English (en)
Other versions
JP2548888B2 (ja
Inventor
John E Cronin
ジョン・エドワード・クロニン
Howard S Landis
ホワード・スミス・ランディス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH06196551A publication Critical patent/JPH06196551A/ja
Application granted granted Critical
Publication of JP2548888B2 publication Critical patent/JP2548888B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/945—Special, e.g. metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】 【目的】 半導体構造の凹部領域上を平坦化する方法を
提供する。 【構成】 本発明の方法は、広いトレンチの底部から垂
直に延びる一連のサブミニマム（すなわち５０〜５００
オングストローム）なシリコンピラーの形成とピラーの
酸化を含んでいる。基板がコンフォーマルＣＶＤ酸化物
２５で被覆されるときに、ピラーはトレンチ上に一つの
深いくぼみを形成することを阻止する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体構造の凹部領域上
を平坦化する方法に関する。より具体的には、半導体構
造上に平坦化層を設けて、凹部領域上を平坦化するとき
に、平坦化層の深いくぼみの形成を阻止するために、離
間配置されたサブミニマム（ｓｕｂｍｉｎｉｍｕｍ）な
構造を使用することに関する。
【０００２】
【従来の技術】比較的幅の広いトレンチを有するデバイ
スを形成する際には、比較的複雑な平坦化処理がしばし
ば必要とされる。これは、普通の化学気相成長法（ＣＶ
Ｄ）によって堆積された薄膜材料がくぼみを典型的にコ
ンフォーマルに被覆し、くぼみの非平坦化構造を再現す
るという事実による。
【０００３】米国特許第４，２１１，５８２号明細書
は、比較的広いトレンチ内の比較的狭いシリコンメサを
開示している。これらのメサは、形成後に完全に酸化さ
れる。しかしながら、前記米国特許明細書は、トレンチ
上の比較的深いくぼみの形成を阻止するように、コンフ
ォーマルＣＶＤ酸化物の堆積と共に前記メサを使用でき
ることを示唆していない。
【０００４】刊行物“Ｔｗｏ−Ｌａｙｅｒ Ｐｌａｎａ
ｒｉｚａｔｉｏｎ Ｐｒｏｃｅｓｓ”、Ｊ．Ｅｌｅｃｔ
ｒｏｃｈｅｍ．Ｓｏｃ．１３３：１７８−１８１（１９
８６），ＳｃｈｉｌｔｚおよびＰｏｎｓ著には、トレン
チ内に垂直に延びる複数のフィンガ（ｆｉｎｇｅｒ）を
用いることが開示されている。これら垂直フィンガは、
フィンガ上のコンフォーマル・コーティングの上面がト
レンチの底部から離間する距離を増大させる。前記刊行
物は、広いトレンチ上の酸化膜内に単一の深いくぼみが
形成されるのを避ける手段として、このような垂直フィ
ンガを使用することを提案していない。
【０００５】したがって、半導体構造の凹部領域上を平
坦化する方法が必要とされる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、半導
体構造の凹部領域上を平坦化する方法を提供することに
ある。
【０００７】
【課題を解決するための手段】この目的のために本発明
は、半導体構造の凹部領域上の平坦化の方法に向けられ
ている。本発明の方法は広いトレンチの底部から上方へ
垂直に延びる一連のサブミニマム（すなわち５０〜５０
０オングストロームの厚さを有すること）なシリコンピ
ラー（ｐｉｌｌａｒ）の形成工程と、ピラーの酸化工程
とを含んでいる。基板がコンフォーマルＣＶＤ酸化物で
被覆されるとき、ピラーはトレンチ上の一つの深いくぼ
みの形成を阻止する。その代わりに、一連の比較的浅い
くぼみがシリコンピラーの間に形成される。このような
浅いくぼみの深さは、シリコンピラーが設けられない場
合に生じるであろう一つの大きいくぼみの深さと比較し
てかなり小さいので、この表面を平坦化するのは容易で
ある。
【０００８】
【実施例】上述したように、本発明は半導体構造の凹部
領域上を平坦化する方法に関し、平坦化はシリコンピラ
ーのような離間配置されたサブミニマム構造を用いるこ
とによって実現される。
【０００９】実施例１ 図１〜図９には、本発明の平坦化方法の一つの実施例が
示さている。上部にパッド酸化物１２またはパッド窒化
物を有するするシリコン基板１０が用意される（図１参
照）。パッド酸化物１２は深いトレンチを形成する際に
残される。まず初めに、パッド酸化物１２はシリコン基
板１０が露出されるように除去される（図２参照）。適
切な溶媒中に酸化物パーティクル１６が分散した希釈溶
液１４が露出されたシリコン基板１０にスピン塗布され
る（図３参照）。適切な溶媒は、例えばメタノールであ
る。溶液濃度と回転速度はウエハ表面（シリコン基板）
に１〜１０酸化物パーティクル／μｍ2 のオーダで分散
するように選ばれる。酸化物パーティクルの最適なサイ
ズは直径が５０〜５００オングストロームである。
【００１０】次に、図４に示されるように、溶媒が蒸発
される。これにより酸化物パーティクル１６はシリコン
基板１０上にランダムに分散される。もし必要なら、有
機質バインダを、酸化物／メタノール溶液に加えて、酸
化物パーティクルの基板への粘着を増強することができ
る。
【００１１】次に、図５に示されるように、分離トレン
チの所望パターンが、標準的なレジスト１８を用いて形
成される。レジスト１８は設けられ、露光され、現像さ
れる。次に、図６に示されるように、分離トレンチ２０
が標準的な深いトレンチエッチングを使用してエッチン
グされる。酸化物パーティクル１６はマイクロマスクと
して働き、サブミニマムなシリコンピラー２２の“釘床
（ｂｅｄ ｏｆ ｎａｉｌｓ）”を作る。トレンチエッ
チングが酸化物に対して十分に選択的である限り、これ
らシリコンピラー２２の直径は、酸化物パーティクル１
６の直径にほぼ等しく、高さはトレンチの深さに等し
い。
【００１２】次に、シリコンピラーは酸化され、酸化物
ピラー２４が形成される（図７参照）。酸化物ピラーが
良好に分散され、小さい直径を有する限り、ピラーを熱
酸化することができる。プラズマ酸化は、シリコンピラ
ーを酸化物に変える他の技術である。
【００１３】次に、図８に示されるように、トレンチは
コンフォーマルＣＶＤ酸化物２５で充填される。酸化物
ピラー上の堆積は“隆起（ｍｏｕｎｄｓ）”を形成す
る。酸化物ピラーの適切な密度（ピラー間の距離は充填
されるトレンチの深さにほぼ等しい）では、化学機械研
磨（ＣＭＰ）による平坦化エッチバックが行われる前
に、充填構造をほぼ平坦にすることができる。より大き
なピラー密度では、構造を充填するのに必要とされるＣ
ＶＤ酸化物の量は減少し、それ故、研磨される酸化物の
量を減少し、ＣＭＰプロセスを簡単にする。一般的な化
学機械研磨の議論については１９９０年７月３１日発行
の米国特許第４，９４４，８３６号明細書と１９９０年
３月２０日発行の米国特許第４，９１０，１５５号明細
書を参照されたい。
【００１４】次に、堆積されたコンフォーマルＣＶＤ酸
化物は適当な手段、例えば化学機械研磨（ＣＭＰ）のよ
うな手段により平坦化され、図９に示されるような平坦
化された表面２６を形成する。表面は、充填されたトレ
ンチから不必要な酸化物を除去するために研磨される。
堆積直後は、構造はほとんど平坦であるので、通常的に
用いられる平坦化プロセスを実行するための、複雑で余
分なマスキング工程およびエッチング工程は不必要であ
る。ＣＭＰは、大きなフィールド領域における“ディッ
シング（ｄｉｓｈｉｎｇ）”を考慮することなく、（増
大した全面研磨の均一性に対して）ソフト研磨パッドを
用いて行うことができる。化学機械研磨によりシリコン
の電気特性が劣化しないならば、シリコン基板は研磨停
止層として使用することができる。さらにまた、下部構
造はトレンチ充填物の堆積の前に酸化物に変えられてい
るので、シリコンの釘床の形跡はほとんどなくなる（図
９参照）。
【００１５】実施例２ トレンチ分離のパターニングに対する他の方法もまた可
能である。例えば、選択的なパターニング工程は図１０
〜図１２に示される。これらパターニング工程は図４と
図５に示される工程の間に行われ、フィールド領域とア
レイ領域を形成することによりピラー配置をより選択的
に行うことを可能にする。そして、フィールド領域のみ
ピラーを有する。
【００１６】具体的には、図１０に示されるように、レ
ジスト２８の薄いコーティングがシリコン基板１０′上
の酸化物パーティクル１６′上に設けられる。レジスト
２８はブロッキングマスクを用いて露光され、現像され
て、アレイ領域３２は被覆されず、フィールド領域３０
は被覆される。ショートな（ｓｈｏｒｔ）１０：１ＨＦ
緩衝溶液への浸漬（または他の適当なエッチング）を用
いて、図１１に示されるように、アレイ領域３２より酸
化物パーティクルを除去する。次に、レジストは標準的
な処理を用いて剥離され、シリコン基板１０′のフィー
ルド領域３０上に酸化物パーティクル１６′が残され
る。次に、この構造は、図５から図９に示されるプロセ
スにより処理される。もし酸化物パーティクルの粘着が
問題となるならば、ブランケット露光と現像を使用する
こともできる。
【００１７】実施例３ 図１３〜図２０は本発明の平坦化方法のさらに他の実施
例を示している。上部にパッド酸化物３６またはパッド
窒化物を有するシリコン基板が用意される（図１３参
照）。まず最初に、ポジ型フォトレジスト３８の薄い層
が、図１４に示されるように、パッド酸化物３６上に設
けられる。次に、図１５に示されるように、ウエハ全体
が拡散放射線４０に露光される。適当な拡散放射線源は
アルファ粒子発生器または減衰イオンビーム源を有す
る。放射線源のエネルギーとフォトレジストの感度は、
個々の粒子が５０〜５００オングストロームの直径のオ
ーダで、微小領域４２を完全に露光するように、適合さ
れねばならない。全ドーズ量は１〜１０粒子／μｍ2 の
オーダとすべきである。
【００１８】次に、図１６に示されるように、負型の標
準分離トレンチマスクを用いて、ウエハ全体が露光さ
れ、ポジ型フォトレジストは標準的な処理により現像さ
れる。この現像により、パッド酸化物３６をエッチング
するための“マスク”が残される。次に、図１７に示さ
れるように、パッド酸化物３６（またはパッド窒化物）
はエッチングされる。このパッド酸化物３６（またはパ
ッド窒化物）は、トレンチエッチングに対して侵食不可
なマスクとして機能し、パッド酸化物３６より形成され
たキャップ・マイクロマスク４４を有する。次に、図１
８に示すように、トレンチ４８がエッチングされる。細
長いシリコンピラー４６がキャップ・マイクロマスク４
４の下に形成される。
【００１９】次に、シリコンピラー４６は酸化され、ト
レンチ４８は、図１９に示すように、コンフォーマル酸
化物５０で充填される。適当なコンフォーマル酸化物の
例はＣＶＤ ＴＥＯＳである。酸化物ピラーは成長サイ
ト（ｓｉｔｅ）となり、ＣＭＰ平坦化の前に、ほぼ平坦
化されている。これは同じチップ上に異なった深さのト
レンチがある場合にも実現する。
【００２０】次に、図２０に示されるように、コンフォ
ーマル酸化物は適当な手段により平坦化され、例えば化
学機械研磨（ＣＭＰ）を用いて、平坦化表面５２が形成
される。
【００２１】実施例４ 図２１〜図３３は金属充填物を用いる本発明による平坦
化方法を示している。図２１に示すように、初期構造は
シリコン基板５４、パッド酸化物５６、ポリイミド絶縁
体５８、シロキサン・マスク／研磨停止層６０を有す
る。図２２に示されるように、薄い窒化物層６２が堆積
される。その上に標準的なレジスト６４が設けられ（図
２３参照）、金属パターンのために露光され、現像され
る。次に、図２４に示されるように、適当なエッチング
技術を用いて薄い窒化物層６２に開口が設けられ、その
結果、図２５に示される構造が得られる。
【００２２】次に、第２の薄いレジストコーティング６
６が設けられ、最小のピッチの平行な最小ラインよりな
るマスクを用いて露光される。レジストが現像された後
に、窒化物開口を経て露光されたシロキサン・マスク／
研磨停止層は、エッチングされ（図２６参照）、レジス
トは除去される（図２７参照）。次に、図２８に示すよ
うに、ポリイミドはエッチングされ垂直なサイドウオー
ルが形成される。ポリイミドの反応性イオンエッチング
（ＲＩＥ）は残ったレジストを除去するために継続され
る。最終的にトレンチを充填するのと同じ材料を用い
て、薄いコンフォーマルＣＶＤコーティングが堆積され
る。あるいはまた、所望の充填金属が金属シリサイドで
あるならば、ポリシリコンを使用ができる。次に、図２
９に示すように、ＲＩＥエッチングを用いて、薄いサイ
ドウオールスペーサ６８を残す。
【００２３】次に、窒化物によって被覆されていない残
りのシロキサン・マスク／研磨停止層６０が、エッチン
グされる。サイドウオールが垂直でないならば、サイド
ウオールスペーサの後方から全部のポリイミドを除去す
るのに、小さな等方性エッチング要素が必要になる。こ
のエッチングによって図３０に示すように、トレンチ内
にサブミニマム構造の規則的パターン（金属ストリンガ
（ｓｔｒｉｎｇｅｒ）またはピラー）７０を残す。次
に、ＣＶＤ金属７２を堆積して、トレンチを充填する前
に、窒化物６２は除去される。金属ストリンガは金属成
長のための核成長サイトとなり、ＣＭＰ平坦化／エッチ
バックの前にほぼ平坦な構造となっている。さらに、任
意の深さのトレンチを完全に充填するのに必要な金属の
厚さは、最小イメージ（ｍｉｎｉｍｕｍ ｉｍａｇｅ）
の約１／２である。このことは、研磨すべき量を減少さ
せ、平坦化方法を容易にする。
【００２４】その結果得られた構造は適当な手段、例え
ば化学機械研磨（改良された広い均一性のためにソフト
な研磨パッドを用いて）により、シロキサン６０上を停
止層として平坦化され、平坦化表面７４が形成される
（図３３参照）。
【００２５】以上、本発明を好適な実施例によって説明
したが、当業者であれば、本発明の趣旨と範囲から逸脱
することなく、種々の変形，変更が可能なことは明らか
である。
【００２６】
【発明の効果】トレンチ内に適切なサブミニマムな構造
を用いることにより、コンフォーマル堆積を用いて充填
した後に、改善された構造を得ることができる。本発明
の重要な利点は、以下に列記するとおりである。 （１）コンフォーマル薄膜を用いてトレンチを充填した
後に、ほぼ平坦な構造が得られるので追加の複雑な処理
を行うことなく、改善された平坦化を可能にする。 （２）（同じチップ上の）異なった深さと幅の構造を、
平坦性を保持しながら、同じ（ショートな（ｓｈｏｒ
ｔ））ＣＶＤ堆積物で充填することが可能である。充填
物質の厚さは、トレンチ内のサブミニマム構造の間隔に
よって決定され、トレンチの幅や深さによって決定され
ない。 （３）トレンチ内に“ランダム（無秩序）”な組のサブ
ミニマム構造が設けられるならば、追加のマスクは不要
である。（実施例１〜３参照） （４）一つの追加のマスクを用いて（実施例４参照）、
制御された組のサブミニマム構造を、トレンチ内に設け
ることができる。
【図面の簡単な説明】
【図１】本発明の一つの実施例による平坦化方法を説明
するための断面図である。
【図２】本発明の一つの実施例による平坦化方法を説明
するための断面図である。
【図３】本発明の一つの実施例による平坦化方法を説明
するための断面図である。
【図４】本発明の一つの実施例による平坦化方法を説明
するための断面図である。
【図５】本発明の一つの実施例による平坦化方法を説明
するための断面図である。
【図６】本発明の一つの実施例による平坦化方法を説明
するための断面図である。
【図７】本発明の一つの実施例による平坦化方法を説明
するための断面図である。
【図８】本発明の一つの実施例による平坦化方法を説明
するための断面図である。
【図９】本発明の一つの実施例による平坦化方法を説明
するための断面図である。
【図１０】図１〜図９に示されるプロセスに含めること
のできる選択的パターニング工程を示す断面図である。
【図１１】図１〜図９に示されるプロセスに含めること
のできる選択的パターニング工程を示す断面図である。
【図１２】図１〜図９に示されるプロセスに含めること
のできる選択的パターニング工程を示す断面図である。
【図１３】本発明による平坦化方法の他の実施例を説明
するための断面図である。
【図１４】本発明による平坦化方法の他の実施例を説明
するための断面図である。
【図１５】本発明による平坦化方法の他の実施例を説明
するための断面図である。
【図１６】本発明による平坦化方法の他の実施例を説明
するための断面図である。
【図１７】本発明による平坦化方法の他の実施例を説明
するための断面図である。
【図１８】本発明による平坦化方法の他の実施例を説明
するための断面図である。
【図１９】本発明による平坦化方法の他の実施例を説明
するための断面図である。
【図２０】本発明による平坦化方法の他の実施例を説明
するための断面図である。
【図２１】本発明による平坦化方法のさらに他の実施例
を説明するための断面図である。
【図２２】本発明による平坦化方法のさらに他の実施例
を説明するための断面図である。
【図２３】本発明による平坦化方法のさらに他の実施例
を説明するための断面図である。
【図２４】本発明による平坦化方法のさらに他の実施例
を説明するための断面図である。
【図２５】本発明による平坦化方法のさらに他の実施例
を説明するための断面図である。
【図２６】本発明による平坦化方法のさらに他の実施例
を説明するための断面図である。
【図２７】本発明による平坦化方法のさらに他の実施例
を説明するための断面図である。
【図２８】本発明による平坦化方法のさらに他の実施例
を説明するための断面図である。
【図２９】本発明による平坦化方法のさらに他の実施例
を説明するための断面図である。
【図３０】本発明による平坦化方法のさらに他の実施例
を説明するための断面図である。
【図３１】本発明による平坦化方法のさらに他の実施例
を説明するための断面図である。
【図３２】本発明による平坦化方法のさらに他の実施例
を説明するための断面図である。
【図３３】本発明による平坦化方法のさらに他の実施例
を説明するための断面図である。
【符号の説明】
１０，１０′，３４，５４ シリコン基板 １２，３６，５６ パッド酸化物 １４ 希釈溶液 １６，１６′ 酸化物パーティクル １８，２８，６４ レジスト ２０ 分離型トレンチ ２２，４６ シリコンピラー ２４ 酸化物ピラー ２５ コンフォーマルＣＶＤ酸化物 ２６，５２，７４ 平坦化表面 ３０ フィールド領域 ３２ アレイ領域 ３８ ポジ型フォトレジスト ４０ 拡散放射線 ４２ 微小領域 ４４ マイクロマスク ４８ トレンチ ５０ コンフォーマル酸化物 ５８ ポリイミド絶縁体 ６０ シロキサン・マスク／研磨停止層 ６２ 窒化物層 ６６ レジストコーティング ６８ サイドウオールスペーサ ７０ サブミニマム構造の規則パターン ７２ ＣＶＤ金属
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホワード・スミス・ランディス アメリカ合衆国 バーモント州 アンダー ヒル マウンテン ヴュー ロード（番地 なし)

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】半導体構造の凹部領域上を平坦化する方法
    において、 （ａ）半導体構造上にピラーと凹部領域を形成する工程
    を含み、前記ピラーは前記凹部領域内に形成され、 （ｂ）前記ピラーと前記凹部領域上に充填物の層を堆積
    する工程を含み、前記ピラーは前記凹部領域上の前記充
    填物の層に深いくぼみが形成されることを阻止し、 （ｃ）前記充填物の層を平坦化する工程を含む、 ことを特徴とする半導体構造の凹部領域上を平坦化する
    方法。
  2. 【請求項２】請求項１記載の方法において、前記ピラー
    がサブミニマムな構造を有することを特徴とする半導体
    構造の凹部領域上を平坦化する方法。
  3. 【請求項３】請求項１記載の方法において、前記充填物
    の層を堆積する前に、前記ピラーを酸化することを特徴
    とする半導体構造の凹部領域上を平坦化する方法。
  4. 【請求項４】請求項１記載の方法において、前記凹部領
    域がトレンチよりなることを特徴とする半導体構造の凹
    部領域上を平坦化する方法。
  5. 【請求項５】請求項１記載の方法において、前記充填物
    の層の前記堆積を化学蒸着法で行うことを特徴とする半
    導体構造の凹部領域上を平坦化する方法。
  6. 【請求項６】請求項１記載の方法において、前記充填物
    をコンフォーマル酸化物により構成することを特徴とす
    る半導体構造の凹部領域上を平坦化する方法。
  7. 【請求項７】請求項１記載の方法において、前記充填物
    を導体により構成することを特徴とする半導体構造の凹
    部領域上を平坦化する方法。
  8. 【請求項８】請求項１記載の方法において、前記充填物
    の層の前記平坦化を化学機械研磨により行うことを特徴
    とする半導体構造の凹部領域上を平坦化する方法。
  9. 【請求項９】請求項１記載の方法において、前記ピラー
    と前記凹部領域を形成する工程が、 （ａ）半導体構造の表面にマイクロマスクを形成する工
    程を含み、 （ｂ）凹部領域を形成するように前記マイクロマスクを
    囲む前記半導体構造を選択的に除去する工程を含み、前
    記マイクロマスクの下側の除去されない残りの前記半導
    体構造部分が前記ピラーを形成する、 ことを特徴とする半導体構造の凹部領域上を平坦化する
    方法。
  10. 【請求項１０】請求項９記載の方法において、前記マイ
    クロマスクをパーティクルにより構成し、前記マイクロ
    マスクを形成する工程が、 （ａ）溶媒中にパーティクルを分散させた溶液を前記半
    導体構造の表面に供給する工程と、 （ｂ）前記溶媒を蒸発させて、前記パーティクルを前記
    半導体構造の表面に残す工程と、 を含むことを特徴とする半導体構造の凹部領域上を平坦
    化する方法。
  11. 【請求項１１】請求項９記載の方法において、前記マイ
    クロマスクを絶縁体により構成し、前記マイクロマスク
    を形成する工程は、前記半導体構造の表面上の絶縁体層
    をエッチングして、前記表面上にサブミニマムな絶縁体
    領域を形成する工程を含み、前記サブミニマムな絶縁体
    領域は前記マイクロマスクを構成することを特徴とする
    半導体構造の凹部領域上を平坦化する方法。
  12. 【請求項１２】請求項１記載の方法において、前記ピラ
    ーと前記凹部領域を形成する工程が、 （ａ）凹部が形成される領域から半導体構造部分を選択
    的に除去する工程と、 （ｂ）凹部が形成される前記領域内にサイドウオールを
    形成する工程と、 （ｃ）凹部が形成される前記領域内に残る半導体構造を
    選択的に除去して、前記領域内にサイドウオールを残す
    工程とを含み、前記残されたサイドウオールが、前記形
    成された凹部領域内で前記ピラーを形成する、 ことを特徴とする半導体構造の凹部領域上を平坦化する
    方法。
  13. 【請求項１３】半導体構造の凹部領域上を平坦化する方
    法において、 （ａ）半導体構造上にピラーと凹部領域を形成する工程
    を含み、前記ピラーは前記凹部領域内に形成され、 （ｂ）前記ピラーと前記凹部領域上に充填物の層を堆積
    する工程を含み、 前記ピラーが、前記凹部領域上の前記充填物の層のに深
    いくぼみが形成されるのを阻止するために、予め選択的
    された間隔と断面寸法とで形成される、ことを特徴とす
    る半導体構造の凹部領域上を平坦化する方法。
JP5210075A 1992-09-04 1993-08-25 半導体装置の製造方法 Expired - Fee Related JP2548888B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US940427 1992-09-04
US07/940,427 US5292689A (en) 1992-09-04 1992-09-04 Method for planarizing semiconductor structure using subminimum features

Publications (2)

Publication Number Publication Date
JPH06196551A true JPH06196551A (ja) 1994-07-15
JP2548888B2 JP2548888B2 (ja) 1996-10-30

Family

ID=25474818

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5210075A Expired - Fee Related JP2548888B2 (ja) 1992-09-04 1993-08-25 半導体装置の製造方法

Country Status (3)

Country Link
US (3) US5292689A (ja)
EP (1) EP0588747A3 (ja)
JP (1) JP2548888B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010511300A (ja) * 2006-11-29 2010-04-08 コミツサリア タ レネルジー アトミーク ハイブリッド基板の製造方法

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008107A (en) * 1990-06-14 1999-12-28 National Semiconductor Corporation Method of planarizing integrated circuits with fully recessed isolation dielectric
JPH04165672A (ja) * 1990-10-29 1992-06-11 Mitsubishi Electric Corp 埋込み型光電子集積素子の製造方法
KR0162510B1 (ko) * 1993-07-12 1999-02-01 가네꼬 히사시 반도체 장치 및 그 제조방법
US5580826A (en) * 1993-11-17 1996-12-03 Nec Corporation Process for forming a planarized interlayer insulating film in a semiconductor device using a periodic resist pattern
US5516720A (en) * 1994-02-14 1996-05-14 United Microelectronics Corporation Stress relaxation in dielectric before metallization
US5395790A (en) * 1994-05-11 1995-03-07 United Microelectronics Corp. Stress-free isolation layer
US5374583A (en) * 1994-05-24 1994-12-20 United Microelectronic Corporation Technology for local oxidation of silicon
US5607341A (en) 1994-08-08 1997-03-04 Leach; Michael A. Method and structure for polishing a wafer during manufacture of integrated circuits
EP0704913B1 (en) 1994-09-28 1999-09-01 Nippon Telegraph And Telephone Corporation Optical semiconductor device and method of fabricating the same
US5686356A (en) 1994-09-30 1997-11-11 Texas Instruments Incorporated Conductor reticulation for improved device planarity
US5602423A (en) * 1994-11-01 1997-02-11 Texas Instruments Incorporated Damascene conductors with embedded pillars
TW272310B (en) * 1994-11-09 1996-03-11 At & T Corp Process for producing multi-level metallization in an integrated circuit
US5665622A (en) * 1995-03-15 1997-09-09 International Business Machines Corporation Folded trench and rie/deposition process for high-value capacitors
US5665633A (en) * 1995-04-06 1997-09-09 Motorola, Inc. Process for forming a semiconductor device having field isolation
US5795830A (en) * 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
US6159858A (en) * 1995-07-04 2000-12-12 Fujitsu Limited Slurry containing manganese oxide and a fabrication process of a semiconductor device using such a slurry
KR100190010B1 (ko) * 1995-12-30 1999-06-01 윤종용 반도체 소자의 소자분리막 형성방법
EP0813239A1 (en) * 1996-02-21 1997-12-17 Texas Instruments Incorporated Improvements in or relating to semiconductor devices
US5747380A (en) * 1996-02-26 1998-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Robust end-point detection for contact and via etching
US5904539A (en) * 1996-03-21 1999-05-18 Advanced Micro Devices, Inc. Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties
WO1997038442A1 (en) * 1996-04-10 1997-10-16 Advanced Micro Devices, Inc. Semiconductor trench isolation with improved planarization methodology
US5926713A (en) * 1996-04-17 1999-07-20 Advanced Micro Devices, Inc. Method for achieving global planarization by forming minimum mesas in large field areas
US5899727A (en) 1996-05-02 1999-05-04 Advanced Micro Devices, Inc. Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization
US5681423A (en) 1996-06-06 1997-10-28 Micron Technology, Inc. Semiconductor wafer for improved chemical-mechanical polishing over large area features
KR100190048B1 (ko) * 1996-06-25 1999-06-01 윤종용 반도체 소자의 소자 분리 방법
EP0816457B1 (en) * 1996-06-27 2006-08-16 Fujitsu Limited Slurry using Mn oxide abrasives and fabrication process of a semiconductor device using such a polishing slurry
US5858842A (en) * 1996-07-03 1999-01-12 Samsung Electronics Co., Ltd. Methods of forming combined trench and locos-based electrical isolation regions in semiconductor substrates
US6309971B1 (en) 1996-08-01 2001-10-30 Cypress Semiconductor Corporation Hot metallization process
US5851899A (en) * 1996-08-08 1998-12-22 Siemens Aktiengesellschaft Gapfill and planarization process for shallow trench isolation
US5891805A (en) * 1996-12-13 1999-04-06 Intel Corporation Method of forming contacts
KR100238244B1 (ko) * 1996-12-17 2000-01-15 윤종용 트랜치 소자분리방법
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
TW327700B (en) * 1997-07-15 1998-03-01 Mos Electronics Taiwan Inc The method for using rough oxide mask to form isolating field oxide
US6150072A (en) * 1997-08-22 2000-11-21 Siemens Microelectronics, Inc. Method of manufacturing a shallow trench isolation structure for a semiconductor device
US6197671B1 (en) * 1997-09-30 2001-03-06 National Semiconductor Corporation Multiple finger polysilicon gate structure and method of making
US5928961A (en) * 1997-12-22 1999-07-27 Industrial Technology Research Institute Dishing inhibited shallow trench isolation
US6200896B1 (en) 1998-01-22 2001-03-13 Cypress Semiconductor Corporation Employing an acidic liquid and an abrasive surface to polish a semiconductor topography
US6093656A (en) * 1998-02-26 2000-07-25 Vlsi Technology, Inc. Method of minimizing dishing during chemical mechanical polishing of semiconductor metals for making a semiconductor device
US5919714A (en) * 1998-05-06 1999-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Segmented box-in-box for improving back end overlay measurement
US5972124A (en) 1998-08-31 1999-10-26 Advanced Micro Devices, Inc. Method for cleaning a surface of a dielectric material
US6232231B1 (en) 1998-08-31 2001-05-15 Cypress Semiconductor Corporation Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect
US5930646A (en) * 1998-10-09 1999-07-27 Chartered Semiconductor Manufacturing, Ltd. Method of shallow trench isolation
US6566249B1 (en) 1998-11-09 2003-05-20 Cypress Semiconductor Corp. Planarized semiconductor interconnect topography and method for polishing a metal layer to form wide interconnect structures
US6319818B1 (en) 1999-01-04 2001-11-20 International Business Machines Corporation Pattern factor checkerboard for planarization
TW428243B (en) * 1999-01-22 2001-04-01 United Microelectronics Corp Method for enhancing the planarization of the die region and scribe line by using dummy pattern
US6180486B1 (en) 1999-02-16 2001-01-30 International Business Machines Corporation Process of fabricating planar and densely patterned silicon-on-insulator structure
KR100366619B1 (ko) 1999-05-12 2003-01-09 삼성전자 주식회사 트랜치 소자분리방법, 트랜치를 포함하는 반도체소자의제조방법 및 그에 따라 제조된 반도체소자
JP4307664B2 (ja) * 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
JP2001203263A (ja) * 2000-01-20 2001-07-27 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US20070114631A1 (en) * 2000-01-20 2007-05-24 Hidenori Sato Method of manufacturing a semiconductor integrated circuit device and a semiconductor integrated circuit device
US6635566B1 (en) * 2000-06-15 2003-10-21 Cypress Semiconductor Corporation Method of making metallization and contact structures in an integrated circuit
US6399512B1 (en) 2000-06-15 2002-06-04 Cypress Semiconductor Corporation Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer
US6432811B1 (en) 2000-12-20 2002-08-13 Intel Corporation Method of forming structural reinforcement of highly porous low k dielectric films by Cu diffusion barrier structures
US6969684B1 (en) 2001-04-30 2005-11-29 Cypress Semiconductor Corp. Method of making a planarized semiconductor structure
US6835616B1 (en) 2002-01-29 2004-12-28 Cypress Semiconductor Corporation Method of forming a floating metal structure in an integrated circuit
US7026235B1 (en) 2002-02-07 2006-04-11 Cypress Semiconductor Corporation Dual-damascene process and associated floating metal structures
US6828678B1 (en) 2002-03-29 2004-12-07 Silicon Magnetic Systems Semiconductor topography with a fill material arranged within a plurality of valleys associated with the surface roughness of the metal layer
JP3614412B2 (ja) * 2002-07-26 2005-01-26 沖電気工業株式会社 配線層構造及びその形成方法
WO2004033370A1 (en) * 2002-10-11 2004-04-22 Massachusetts Institute Of Technology Nanopellets and method of making nanopellets
US6699729B1 (en) * 2002-10-25 2004-03-02 Omnivision International Holding Ltd Method of forming planar color filters in an image sensor
CN102488527B (zh) 2004-11-16 2015-06-10 拜耳医疗保健公司 从成像过程确定病人生理参数的系统和方法
HUE034171T2 (en) 2004-11-24 2018-02-28 Bayer Healthcare Llc Tools, systems and procedures for fluid transfer
US7955961B2 (en) * 2006-03-07 2011-06-07 International Rectifier Corporation Process for manufacture of trench Schottky
JP2008159608A (ja) * 2006-12-20 2008-07-10 Fujitsu Ltd 半導体装置、半導体装置の製造方法および半導体装置の設計装置
DK2097835T3 (en) 2006-12-29 2018-09-03 Bayer Healthcare Llc PATIENT-BASED PARAMETER GENERATION SYSTEMS FOR MEDICAL INJECTION PROCEDURES
EP2170165B1 (en) 2007-07-17 2018-12-05 Bayer Healthcare LLC Systems for determination of parameters for a procedure, for estimation of cardiopulmonary function and for fluid delivery
US9421330B2 (en) 2008-11-03 2016-08-23 Bayer Healthcare Llc Mitigation of contrast-induced nephropathy
US9494615B2 (en) * 2008-11-24 2016-11-15 Massachusetts Institute Of Technology Method of making and assembling capsulated nanostructures
RU2016138172A (ru) 2010-06-24 2018-12-12 Байер Медикэл Кер Инк. Моделирование распространения фармацевтического препарата и генерирование параметров для инъекционных протоколов
BR112014028442A2 (pt) 2012-05-14 2018-04-24 Bayer Medical Care Inc. sistemas e métodos de protocolos de injeção de fluido farmacêutico com base em voltagem de tubo de raios x
US9555379B2 (en) 2013-03-13 2017-01-31 Bayer Healthcare Llc Fluid path set with turbulent mixing chamber, backflow compensator
EP3423130A1 (en) 2016-03-03 2019-01-09 Bayer Healthcare LLC System and method for improved fluid delivery in multi-fluid injector systems
US11786652B2 (en) 2017-08-31 2023-10-17 Bayer Healthcare Llc System and method for drive member position and fluid injector system mechanical calibration
JP7346309B2 (ja) 2017-08-31 2023-09-19 バイエル・ヘルスケア・エルエルシー 流体送達性能を改善するための流体経路インピーダンス評価
AU2018326379B2 (en) 2017-08-31 2024-03-21 Bayer Healthcare Llc Method for dynamic pressure control in a fluid injector system
JP7317724B2 (ja) 2017-08-31 2023-07-31 バイエル・ヘルスケア・エルエルシー 液注入器システムの容積補償システムおよび方法
EP3675931B1 (en) 2017-08-31 2021-08-11 Bayer Healthcare LLC Injector pressure calibration system and method

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5544746A (en) * 1978-09-26 1980-03-29 Fujitsu Ltd Manufacture of integrated circuit
JPS6080244A (ja) * 1983-10-07 1985-05-08 Hitachi Ltd 半導体装置の素子分離方法
JPS6474736A (en) * 1987-09-17 1989-03-20 Fujitsu Ltd Formation of element isolating region
JPH02148760A (ja) * 1988-11-29 1990-06-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH02161750A (ja) * 1989-10-30 1990-06-21 Toshiba Corp 半導体装置の製造方法
JPH0362946A (ja) * 1989-07-31 1991-03-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4139442A (en) * 1977-09-13 1979-02-13 International Business Machines Corporation Reactive ion etching method for producing deep dielectric isolation in silicon
US4211582A (en) * 1979-06-28 1980-07-08 International Business Machines Corporation Process for making large area isolation trenches utilizing a two-step selective etching technique
US4493740A (en) * 1981-06-01 1985-01-15 Matsushita Electric Industrial Company, Limited Method for formation of isolation oxide regions in semiconductor substrates
US4407695A (en) * 1981-12-31 1983-10-04 Exxon Research And Engineering Co. Natural lithographic fabrication of microstructures over large areas
JPS6015944A (ja) * 1983-07-08 1985-01-26 Hitachi Ltd 半導体装置
JPS61108176A (ja) * 1984-11-01 1986-05-26 Fuji Electric Co Ltd 粗面化方法
US4576834A (en) * 1985-05-20 1986-03-18 Ncr Corporation Method for forming trench isolation structures
US4887144A (en) * 1985-07-26 1989-12-12 Texas Instruments Incorporated Topside substrate contact in a trenched semiconductor structure and method of fabrication
US4671851A (en) * 1985-10-28 1987-06-09 International Business Machines Corporation Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4753901A (en) * 1985-11-15 1988-06-28 Ncr Corporation Two mask technique for planarized trench oxide isolation of integrated devices
EP0238690B1 (en) * 1986-03-27 1991-11-06 International Business Machines Corporation Process for forming sidewalls
GB2189493B (en) * 1986-04-11 1990-12-19 James C W Chien Self-developing resist
EP0271346B1 (en) * 1986-12-11 1995-05-03 Gte Laboratories Incorporated Transistor employing composite of semiconductor material and conductive material
US4810669A (en) * 1987-07-07 1989-03-07 Oki Electric Industry Co., Ltd. Method of fabricating a semiconductor device
US4879257A (en) * 1987-11-18 1989-11-07 Lsi Logic Corporation Planarization process
US5094973A (en) * 1987-11-23 1992-03-10 Texas Instrument Incorporated Trench pillar for wafer processing
US4982266A (en) * 1987-12-23 1991-01-01 Texas Instruments Incorporated Integrated circuit with metal interconnecting layers above and below active circuitry
US4916087A (en) * 1988-08-31 1990-04-10 Sharp Kabushiki Kaisha Method of manufacturing a semiconductor device by filling and planarizing narrow and wide trenches
JP2932540B2 (ja) * 1989-11-28 1999-08-09 ソニー株式会社 半導体メモリ装置
US5137837A (en) * 1990-08-20 1992-08-11 Hughes Aircraft Company Radiation-hard, high-voltage semiconductive device structure fabricated on SOI substrate
US5191509A (en) * 1991-12-11 1993-03-02 International Business Machines Corporation Textured polysilicon stacked trench capacitor
US5204280A (en) * 1992-04-09 1993-04-20 International Business Machines Corporation Process for fabricating multiple pillars inside a dram trench for increased capacitor surface

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5544746A (en) * 1978-09-26 1980-03-29 Fujitsu Ltd Manufacture of integrated circuit
JPS6080244A (ja) * 1983-10-07 1985-05-08 Hitachi Ltd 半導体装置の素子分離方法
JPS6474736A (en) * 1987-09-17 1989-03-20 Fujitsu Ltd Formation of element isolating region
JPH02148760A (ja) * 1988-11-29 1990-06-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0362946A (ja) * 1989-07-31 1991-03-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JPH02161750A (ja) * 1989-10-30 1990-06-21 Toshiba Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010511300A (ja) * 2006-11-29 2010-04-08 コミツサリア タ レネルジー アトミーク ハイブリッド基板の製造方法

Also Published As

Publication number Publication date
JP2548888B2 (ja) 1996-10-30
EP0588747A3 (en) 1994-07-13
EP0588747A2 (en) 1994-03-23
US5539240A (en) 1996-07-23
US5292689A (en) 1994-03-08
US5453639A (en) 1995-09-26

Similar Documents

Publication Publication Date Title
JP2548888B2 (ja) 半導体装置の製造方法
KR101477337B1 (ko) 자가-정렬 트렌치 형성
US5776808A (en) Pad stack with a poly SI etch stop for TEOS mask removal with RIE
US8598041B2 (en) Method for positioning spacers in pitch multiplication
US6001740A (en) Planarization of a non-conformal device layer in semiconductor fabrication
TW200834660A (en) Methods to reduce the critical dimension of semiconductor devices and partially fabricated semiconductor devices having reduced critical dimensions
JPH09107028A (ja) 半導体装置の素子分離方法
JPH1022376A (ja) 半導体素子の素子分離方法
JP3676502B2 (ja) 半導体素子の素子分離膜の形成方法
JP3163719B2 (ja) ポリッシュ工程を備えた半導体装置の製造方法
US20220059402A1 (en) Formation method of semiconductor structure
JP3362397B2 (ja) ポリッシュによる平坦化工程を含む電子装置の製造方法
CN113725080B (zh) 形成平坦化层的方法以及使用其的图案形成方法
JP3161425B2 (ja) Ｓｔｉの形成方法
JP3897071B2 (ja) 半導体装置の製造方法
JP3311486B2 (ja) 集積回路平坦化方法
JPH0951034A (ja) 半導体装置の製造方法
US20120034782A1 (en) Method of Forming Fine Patterns
JP3257511B2 (ja) ポリッシュ工程を備えた半導体装置の製造方法
JP2890691B2 (ja) エッチング方法
JP3676101B2 (ja) 半導体装置の製造方法
JPH02114549A (ja) ウエファ上に形成されプレナー化された導電性ピラーによるサブミクロン接点の形成方法
US20030219958A1 (en) Method for forming isolation layer of semiconductor device
JP2004128211A (ja) 樹脂粒子を用いた半導体基板上の有機膜の研磨方法とスラリー
JPH0794733A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees