JPH0362946A

JPH0362946A - 半導体装置及びその製造方法

Info

Publication number: JPH0362946A
Application number: JP19896289A
Authority: JP
Inventors: Mitsuo Tanaka; 光男田中; Takehiro Hirai; 健裕平井; Yoshiro Fujita; 藤田　良郎; Akihiro Kanda; 神田　彰弘
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-07-31
Filing date: 1989-07-31
Publication date: 1991-03-19
Anticipated expiration: 2013-02-18
Also published as: JP2715581B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は高速・高集積　かつ高歩留まりの半導体装置及
びその製造方法　特に半導体装置の素子分離領域の構造
及びその形成方法に関するものであも従来の技術従来　半導体装置の溝を用いた素子分離領域の構造及び
その形成方法として（、ｔ、素子分離領域となるべき部
分をエツチングして溝を形成した後、溝内を酸化し　溝
内に多結晶シリコン膜を埋め込んだ眞　溝の表面に絶縁
膜を形成して、素子分離領域を形成するという方法があ
も　その従来技術の一例を第６ＦＩ！Ｊにより説明すも半導体基板上α　半導体装置（例え？ＣＭＯＳトランジ
スタ、バイポーラトランジスタ、抵抗など）を形成する
活性領域４１の周囲に絶縁風　レジストなどをマスクと
してエツチングを行１．Ｘ、分離溝４２を形成する（第
６図（ａ））。その後、半導体基板表面を酸化して、溝
内の表面に酸化膜４３を形成し多結晶シリコン膜４４を
溝内に埋め込む（第６図（ｂ））。第６図（ｃ）はＡ−
Ａ’線における断面図であも　その後、溝部表面に絶縁
膜を形成して、素子分離領域の構造を完威すも発明が解決しようとする課題このような従来の方法において（よ　多結晶シリコン膜
４４を溝内に埋め込む時に　多結晶シリコン膜を堆積し
たときに生じる窪み力交　溝部以外の多結晶シリコン膜
を除去したときに窟み４５として溝のコーナーの部分に
特に深く残る。この様子を第６　ＦＭ　（ｂ）、　（ｃ
）に示す。この窪み４５の発生によって、ＡＩ配線の新
風　短絡という問題が起こっｆ。

また　第７図に示すように　溝部が交差する構造におい
て（友　溝の交差部において、非常に深い窪み４６が発
生して、ＡＬ配線の断線等が起こり、集積回路の歩留ま
りを低下させるという問題点かあっｔも更に　溝のコーナ一部分において？、ｔ、酸化によるス
トレス集中が起こって活性領域に結晶欠陥が発生し　半
導体装置が微細化するにつれて、半導体装置の特性が劣
化するという問題点があった本発明法　かかる点に鑑み
なされたもので、分離溝のコーナ一部での窪みの発生を
防ぎ、更にコーナ一部分でのストレスの影響を減らすこ
とができ、高速・高集積の半導体装置を高歩留まりで形
成できる半導体装置及びその製造方法を提供することを
目的とすも課題を解決するための手段本発明は　上述の課題を解決するたへ（１）半導体基板
に形成された平面形状が任意の溝部と、前記溝部の内壁
に形成された酸化膜と、前記溝部に埋め込まれた半導体
膜、　あるいは絶縁膜とを具備する構造を基本単位構造
とし　この基本単位構造を素子分離領域に複数個並べ　
隣接する溝部の酸化膜が互いに接することにより分離構
造を形成するものであａまた　本発明は構成（１）に角丸（２）溝部の形状を円
柱形にするものであも作用本発明は上述の構成（１）により、半導体内に形成した
溝部の内部を酸化して半導体膜、　あるいは絶縁膜で埋
め込んだ構造が基本分離構造となるので、この基本分離
構造を単位として形成できる任意の形状の素子分離構造
を、特定の部分で段差が生じることなく、−様に平坦な
構造として制御性よく形成することが出来る。そのた敗
　幅の狭い分離領域と幅の広い分離領域を同一の工程で
制御性よく平坦に形成することが可能である。

また　上述の構成（２）により、溝部の形状を変えるこ
とで、半導体装置に加わる絶縁分離の影響を減らすこと
も可能となる。例えば　四角い形状の溝部によって分離
領域を形成した場合、溝部のコナ一部分でストレスが強
くなり、半導体装置が微細になるにつれて半導体装置に
影響を及ぼす場合がある力交　円柱形の溝部を形成する
ことで、コーナ一部分でのストレス集中が半導体装置に
与える影響を減らすことができも実施例（実施例１）第１図は本発明の第１の実施例における素子分離領域の
製造方法を示す工程図であも　第１図（ｂ）、　（ｄ）
、　（ｆ）、　（ｈ）はそれぞれ第１図（ａ）、　（ｃ
）、　（ｅ）、　（ｇ）に示す平面図のＡ−Ａ’線にお
ける断面図である。

以下、第１図を用いて素子分離領域の製造方法を説明す
も半導体基板１上に酸化膜２を６００ｎｍ形成し　半導体
素子を形成する活性領域３の周囲の分離領域４に　通常
のフォトリソグラフィ技術を用いて、−辺の長さが１．
５μｍの正方形の溝部を０．５μｍの間隔をおいて形威
すも　その後、　ドライエッチ等の異方性エツチング技
術を用いて、半導体基板１上に溝部５を形成する（第１
図（ａ）、（ｂ））。

次に　溝部５の底部に酸化膜２をマスクとして高濃度の
ボロンのイオン注入を行ってかぺ　酸化膜２をウェット
エッチによって除去する。その後、溝部５及び半導体基
板ｌの表面を酸化して、厚さ３００ｎｍの酸化膜６を形
成すも　この隊　溝部５の間にある半導体の部分（よ　
溝部５の両側から酸化が進行するの重　完全に酸化膜に
変えることができ、活性領域３の周囲に分離領域４が形
成される。

また　酸化工程と同時に溝部５の底部にチャネルストッ
パ領域７が形成される（第１図（Ｃ）、　（ｄ））。

その後、多結晶シリコン膜を２μｍ堆積させ、溝部以外
をエッチバック等の方法によって除去し溝部のみに多結
晶シリコン膜８を残す。この隊溝部は四方の壁から多結
晶シリコン膜８で埋め込まれるので窪みの発生が少なく
なり、また　各溝部の所でζよ　同じように埋め込まれ
るの玄　コーナ一部などで段差の発生することがなく、
均一な埋め込み形状の分離領域が形成される（第１図（
ｅ）、　（ｆ））。

最後に　表面絶縁膜９を形成することで素子分離領域を
完成する（第１図（ｇ）、　（ｈ））。

以上のように　本実施例ではある一定の大きさの溝部を
並べることによって、−様に平坦な分離領域を形成する
ことができ、ＡＬ配線の断線、短絡等の問題を解決でき
も（実施例２）第２図（ａ）、　（ｂ）はそれぞれ本発明の第２の実施
例における素子分離領域の構造を示す平面図及びＡ−Ａ
’線における断面図であも　以下、第２図を用いて素子
分離領域の製造方法を説明する。

半導体素子を形成する活性領域３の周囲の分離領域にお
いて、フォトリソグラフィ技豚　及びドライエッチ技術
を用いて、狭い幅の分離領域ＩＯにＣ友　　−辺の長さ
が１．５μｍの正方形の溝部を０．５μｍの間隔をおい
て１列形Ｆｌｉ、Ｌ、　　広い幅の分離領域１１にζよ
　同様な大きさと間隔で溝部を５列形威すも　その抵　
チャネルストッパ領域７形成用の不純物イオンの注入を
行Ｌ＼　溝部及び半導体基板の表面を酸化して、厚さ３
００ｎｍの酸化膜６を形成すると同時に溝部の底部にチ
ャネルストッパ領域７が形成されも　溝部を多結晶シリ
コン膜で埋め込ム　表面絶縁膜９を形成して分離領域を
完成する（第２図（ａ）　、　（ｂ））。

以上のように　本実施例では広い幅の分離領域Ｌ　狭い
幅の分離領域転　同一の工程で平坦性良く形成すること
が可能となり、高速　高集積の半導体装置を高歩留まり
で実現することが可能となん（実施例３）第３図は本発明の第３の実施例における素子分離領域の
製造方法を示す工程図である。第３図（ｂ）、（ｄ）は
それぞれ第１図（ａ）、　（Ｃ）に示す平面図のＡ−Ａ
″線における断面図である。また第３図（ｅ）は第３図
（ｄ）のＢ−Ｂ’線における断面図であも　以下、第３
図を用いて素子分離領域の製造方法を説明する。

半導体基板１上の半導体素子を形成する活性領域３の周
囲の分離領域４に　フォトリソグラフィ技術及びドライ
エッチ技術を用いて直径が１．５μｍの円柱形の溝部１
２を０．５μｍの間隔をおいて形成する（第３図（ａ）
、　（ｂ））。

次に　チャネルストッパ領域７形成のための不純物イオ
ンの注入を行（＼　円柱形の溝部１２及び、半導体基板
１の表面を酸化して、厚さ３００ｎｍの酸化膜６を形威
すも　この時、円柱形の溝部１２の間にある半導体の部
分で（叡　両側から酸化が進行するので、中央部付近は
完全に酸化膜に変えることができ、活性領域３の周囲に
分離領域４が形成される。

この時、溝部が四角い場合に（よ　コーナ一部分にスト
レス集中が起こり、活性領域３に結晶欠陥が誘起され　
半導体装置の特性にリーク電流の増加などの悪影響を与
える場合がある力ｔ　円柱形の溝部１２を形成すること
玄　酸化によって起こる活性領域のコーナ一部１３での
ストレス集中を緩和することができも　このストレスに
よる悪影響は半導体装置が微細になるにつれてより顕著
に素子特性に現れるようになる力交　この手段を用いる
ことで、ストレスの影響を少なくできる（第３図（Ｃ）
、　（ｄ）、　（ｅ））。

（実施例４）第４図は本発明の第４の実施例における素子分離領域の
製造方法を示す工程図であも　第４図（ｄ）は第４図（
Ｃ）の平面図であも　以下、第４図を用いて素子分離領
域の製造方法を説明すも半導体基板ｚｌ上に厚さ６０（
ｌｎｍの酸化膜２′１．厚さ１２０ｎｍのシリコン窒化
膜２３を形成し　フォトリソグラフィを用いて、−辺の
長さが０．５μｍの正方形の溝部ａ２４を０．５μｍの
間隔で形成する（第４図（ａ））。

次に　酸化Ｊｌｌｊ２２とシリコン窒化膜２３との間の
エツチング選択比が大きい嵐　例えｉ、ＣＨＦ：　　Ｈ
ａ○＝１：５０の液を用いて、酸化膜２２を横方向に０
．２μｍエツチングして、−辺の長さが０．９μｍの溝
部ｂ２５を０．１μｍの間隔で形成する（第４図（ｂ）
）。

その後、シリコン窒化膜２３を除去してシリコン溝部の
エツチング用のマスクを活性領域２６の周囲に形成する
（第４図（Ｃ）、　（ｄ））。

以上のように　溝部の間の間隔をフォトリソグラフィの
解像限界よりも狭くすることが可能となり、半導体基板
２１に溝部を形成後、厚さ１１００ｎの酸化をすること
玄　溝部の間の領域を完全に酸化膜に変えることができ
、少ない酸化膜厚で分離領域を形成可能となるので、酸
化による半導体装置へのストレスの影響を少なくできる
。その後、前記の実施例と同様に　多結晶シリコン膜を
埋め込へ　表面絶縁膜を形成することで分離領域を完成
することができる。

（実施例５）第５図は本発明の第５の実施例における素子分離領域の
製造方法を示す工程図であも　第５図（Ｃ）、（ｆ）は
それぞれ第４図（ｂ）、　（ｅ）の平面図である。

以下、第５図を用いて素子分離領域の製造方法を説明す
も半導体基板３１上に順次　第１の絶縁膜として厚さ５０
ｎｍの酸化膜３２を形成し　第２の被膜として厚さ４０
０ｎｍの多結晶シリコン膜３ａ、第３の被膜として厚さ
５０ｎｍの酸化Ｍ３４を形成し　フォトリソグラフィ技
術を用いて一辺の長さが０．５μｍの凸部を形成する（
第５図（ａ））。

次に　第４の被膜として多結晶シリコン膜を２００ｎｍ
堆積し　ドライエッチを行って側壁にのみ多結晶シリコ
ン膜３５を残も　この昧　活性領域３６の周囲に一辺の
長さが約０．９μｍの多結晶シリコン島が形成されも　
ここ玄　多結晶シリコン島のコーナ一部分は　側壁に堆
積させた多結晶シリコン膜の形状が残って丸くなってい
る（第５図（ｂ）、　（Ｃ））。

次に　第５の絶縁膜としてＣＶＤ酸化膜を１１０００ｎ
堆積させ、全面にレジストを均一に塗布した後、エッチ
バックを用いて、多結晶シリコン島以外の領域にＣＶＤ
酸化膜３７を残す。この時、多結晶シリコン島の上部の
酸化Ｍ３４も取り除かれる（第５図（ｄ））。

その後、多結晶シリコン島をウェットエッチによって除
去Ｌ　　ＣＶＤ酸化膜３７をマスクにして酸化膜３２の
ドライエッチを行〜＼　溝部３８を形成する（第５図（
ｅ）、　（ｆ））。

その後、この溝部３８のところにある半導体基板３１を
ドライエッチして、半導体基板３１内に分離領域となる
溝部を形威すも　その溝部内の酸化を行って隣接する溝
部の間を完全に酸化膜にしたときに　溝部３８のコーナ
一部分は丸いのΔ　コーナー部分に発生するストレス集
中を少なくすることができる。そのたべ　微細な半導体
装置を形成することが可能となんな抵　本実施例では第２の被膜として多結晶シリコン風
　第３の被膜として酸化膜とした力交　第２の被膜と第
４の被膜のエツチング選択比が等しく、かつ第２．第４
の被膜と第５の被膜のエツチング選択比が異なればよく
、例えば　第２の被膜としてＣＶＤ酸化風　第３の被膜
として窒化膜としてもよ（１発明の効果以上の説明から明らかなように　本発明によれば　微細
な形状の溝部を一定の間隔を置いて複数個並べて分離領
域を形成するので、分離領域のコーナ一部で段差が発生
することなく、また　その幅の広さに関係なく分離領域
を平坦性よく形成することが可能となん　更に　分離領
域形成の時に発生するストレスの影響を抑制することが
できるので、微細な半導体装置を形成することが可能と
なり、高速、高集積の半導体装置を高歩留まりで実現す
ることができも

【図面の簡単な説明】

第１図は本発明の実施例１における半導体装置の製造方
法を示す工程は　第２図は本発明の実施例２における半
導体装置の製造方法を示す工程は第３図は本発明の実施
例３における半導体装置の製造方法を示す工程は　第４
図は本発明の実施例４における半導体装置の製造方法を
示す工程は第５図は本発明の実施例５における半導体装
置の製造方法を示す工程は　第６図は従来の半導体装置
の製造方法を示す工程＠　第７図は従来の半導体装置の
構造平面図であも１、２１．３１・・・半導体基Ｋ　　２．６，２２，３
２．３４・・・酸化風３、２６．３６・・・活性類［４
・・・分離領域５，３８・・・溝部７・・・チャネルス
トッパ領域８．３３．３５・・・多結晶シリコン瓜　９
・・・表面絶縁風１ｏ・・・狭い幅の分離領域１１・・
・広い幅の分離領域１２・・・円柱形の溝部１３・・・
活性領域のコーナー訊２３・・・シリコン窒化風２４・
・・溝部ａ１２５・・・溝部ｂ１３７・・・ＣＶＤ酸化
滉

Claims

【特許請求の範囲】

（１）半導体基板に形成された平面形状が任意の溝部と
、前記溝部の内壁に形成された酸化膜と、前記溝部に埋
め込まれた半導体膜、あるいは絶縁膜とを具備する構造
を基本単位構造とし、この基本単位構造を素子分離領域
に複数個並べ隣接する溝部の酸化膜が互いに接すること
により分離構造を形成することを特徴とする半導体装置
（２）溝部の平面形状が円柱形であることを特徴とする
特許請求の範囲第１項記載の半導体装置
（３）半導体基板上の素子分離領域に平面形状が任意の
溝部を一定の間隔をおいて隣接して形成する工程と、前
記溝部の内壁を酸化する工程と、前記溝部内に半導体膜
、あるいは絶縁膜を埋め込む工程とを有し、隣接する前
記溝部の間を完全に酸化膜に変えることを特徴とする半
導体装置の製造方法。
（４）半導体基板に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜上にエッチング選択比が異なる第２の絶
縁膜を形成する工程と、前記第１、第２の絶縁膜をエッ
チングして素子分離領域に平面形状が任意の第１の溝部
を一定の間隔をおいて形成する工程と、前記第１の絶縁
膜の側壁をエッチングして溝部を広げて第２の溝部を形
成し、隣接する前記第２の溝部の間隔を狭くする工程と
、前記第２の絶縁膜をエッチングして除去する工程と、
前記第１の絶縁膜をマスクにして前記半導体基板をエッ
チングし、前記半導体基板に第３の溝部を形成する工程
とを有し、前記第２の溝部の間隔をフォトリソグラフィ
の限界よりも小さくすることを特徴とする特許請求の範
囲第３項に記載の半導体装置の製造方法。
（５）半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にエッチング選択比が異なる第２の
被膜を形成する工程と、前記第２の被膜とエッチング選
択比が異なる第３の被膜を前記前記第２の被膜上に形成
する工程と、前記第２、第３の被膜をエッチングして素
子分離領域に平面形状が任意の第１の凸部を一定の間隔
をおいて複数個形成する工程と、前記第１の凸部の側壁
に前記第２の被膜と同一の第４の被膜を残置し、隣の前
記第１の凸部の側壁に残置された第４の被膜と一定の間
隔を置いて第２の凸部を形成する工程と、前記第２の被
膜とエッチング選択比が異なる第５の絶縁膜を、前記第
２の凸部以外の領域に形成する工程と、前記第２、第４
の被膜をエッチングして除去し、第１の溝部を形成する
工程と、前記第１の溝部における前記第１の絶縁膜をエ
ッチング後、前記第５の絶縁膜をマスクにして前記半導
体基板をエッチングし、前記半導体基板に第２の溝部を
形成する工程とを有し、前記第１の溝部コーナー部分が
円柱形状であることを特徴とする特許請求の範囲第３項
に記載の半導体装置の製造方法。