CN102709227A - 浅沟槽隔离平坦化方法以及半导体制造方法 - Google Patents
浅沟槽隔离平坦化方法以及半导体制造方法 Download PDFInfo
- Publication number
- CN102709227A CN102709227A CN2012102089932A CN201210208993A CN102709227A CN 102709227 A CN102709227 A CN 102709227A CN 2012102089932 A CN2012102089932 A CN 2012102089932A CN 201210208993 A CN201210208993 A CN 201210208993A CN 102709227 A CN102709227 A CN 102709227A
- Authority
- CN
- China
- Prior art keywords
- pattern
- shallow trench
- trench isolation
- design layout
- shallow groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Element Separation (AREA)
Abstract
本发明提供了一种浅沟槽隔离平坦化方法以及半导体制造方法。根据本发明的浅沟槽隔离平坦化方法包括:光刻并蚀刻出设计版图的浅沟槽隔离单元的一部分;对刻蚀出来的浅沟槽隔离单元进行填充;进行第一次化学机械研磨,形成第一浅沟槽隔离;光刻并蚀刻出设计版图的浅沟槽隔离单元的剩余部分;对刻蚀出来的浅沟槽隔离单元进行填充;以及进行第二次化学机械研磨,形成第二浅沟槽隔离。本发明针对浅沟槽隔离的化学机械研磨这一工艺对图案的疏密变化比较敏感这一特点,将浅沟槽隔离的曝光刻蚀过程分为至少两次实施,使用该方法降低了图案疏密变化的剧烈程度,有利于浅沟槽隔离的平坦化,提高化学机械研磨的工艺窗口。
Description
技术领域
本发明涉及半导体制造领域,更具体地说,本发明涉及一种浅沟槽隔离平坦化方法、以及采用了该浅沟槽隔离平坦化方法的半导体制造方法,此外本发明还涉及一种图案平坦化方法、以及采用了该图案平坦化方法的半导体制造方法。
背景技术
随着半导体工业飞速发展,电子器件尺寸缩小,要求晶片表面可接受的分辨率的平整度达到纳米级。传统的平面化技术,如选择淀积、旋转玻璃法等,仅仅能够局部平面化技术,但是对于微小尺寸特征的电子器件,必须进行全局平面化以满足上述要求,化学机械研磨技术随之诞生。
化学机械研磨是化学加工和机械加工组合的一种技术。以二氧化硅的研磨为例,其原理是用二氧化硅磨粒和晶片的二氧化硅表面进行相互磨削抛光,把二氧化硅溶解在碱溶液中,并把它们同研磨液混合,再进行加工使得晶片表面达到全局平坦化。
但是,化学机械研磨工艺对于晶片表面的图案疏密程度依赖性较大,这是由于化学机械研磨工艺对于图案密集区域和稀疏区域的研磨速率相差较大而导致的。为了能够使得晶片表面达到全局平坦化,目前比较常用的方法是在芯片中图案相对比较稀疏的区域人为添加一定数量的虚拟图形(Dummy Pattern)来增加该区域的密集程度,进一步降低芯片中图案的疏密差异。
图1示意性地示出了根据现有技术的浅沟槽隔离平坦化方法的说明示图。
如图1所示,根据现有技术的浅沟槽隔离平坦化方法预先将芯片划分为若干个区域(为了简化说明,本文中采用4个区域)。化学机械研磨工艺要求这相邻的区域之间的图案的疏密程度差异不能超过某一个值(本文中以30%为例)。通过检查发现版图的疏密程度发现,A/C和B/D区域的疏密程度差异太大,超过30%,则利用软件C、D区域添加一定程度的虚拟图案,使得C、D区域分别达到40%、50%,则该芯片所有相邻区域的疏密程度差异都达到了化学机械研磨工艺的要求(不超过30%)。
图2示意性地示出了根据现有技术的浅沟槽隔离平坦化方法的流程图。
根据现有技术的浅沟槽隔离平坦化方法首先在衬底上沉积保护阻挡层(S11),然后光刻并蚀刻出浅沟槽隔离区域(S12),此后对所述浅沟槽隔离区域进行填充(S13),最后化学机械研磨多余部分薄膜,最终形成浅沟槽隔离(S14)。
但是,该方法还是有一些不足:例如该方法需要相应的设计软件来对原有版图进行修改,同时需要在修改完成以后在实际制程中进行验证,并进一步对化学机械研磨的制程进行不断调整来达到工艺最佳;该方法改变了原有的版图设计,一些对于疏密程度有特殊要求的版图则不适用;同时,由于目前没有统一的添加虚拟图形的原则,不同的软件对其有不同的算法,使得该方法不能够普遍适用。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷,提供一种能够提高化学机械研磨的工艺窗口的浅沟槽隔离平坦化方法、以及采用了该浅沟槽隔离平坦化方法的半导体制造方法,此外本发明还提供一种能够提高化学机械研磨的工艺窗口的图案平坦化方法、以及采用了该图案平坦化方法的半导体制造方法。
根据本发明的第一方面,提供了一种浅沟槽隔离平坦化方法,其包括:光刻并蚀刻出设计版图的浅沟槽隔离单元的一部分;对刻蚀出来的浅沟槽隔离单元进行填充;进行第一次化学机械研磨,形成第一浅沟槽隔离;光刻并蚀刻出设计版图的浅沟槽隔离单元的剩余部分;对刻蚀出来的浅沟槽隔离单元进行填充;以及进行第二次化学机械研磨,形成第二浅沟槽隔离。
优选地,上述浅沟槽隔离平坦化方法还包括:在光刻并蚀刻出设计版图的浅沟槽隔离单元的一部分之前,在衬底上沉积保护阻挡层。
优选地,在上述浅沟槽隔离平坦化方法中,所述保护阻挡层是氧化硅层和/或氮化硅层。
优选地,在上述浅沟槽隔离平坦化方法中,所述设计版图的浅沟槽隔离单元的一部分是所述设计版图的浅沟槽隔离单元的一半。
本发明针对浅沟槽隔离的化学机械研磨这一工艺对图案的疏密变化比较敏感这一特点,将浅沟槽隔离的曝光刻蚀过程分为至少两次实施,使用该方法降低了图案疏密变化的剧烈程度,有利于浅沟槽隔离的平坦化,提高化学机械研磨的工艺窗口。
根据本发明的第二方面,提供了一种采用了根据本发明的第一方面所述的浅沟槽隔离平坦化方法的半导体制造方法。
根据本发明的第三方面,提供了一种图案平坦化方法,其包括:光刻并蚀刻出设计版图的图案的一部分;对刻蚀出来的图案进行填充;进行第一次化学机械研磨,形成第一半导体结构;光刻并蚀刻出设计版图的图案的剩余部分;对刻蚀出来的图案进行填充;以及进行第二次化学机械研磨,形成第二半导体结构。
优选地,在上述图案平坦化方法中,所述设计版图的图案的一部分是所述设计版图的图案的一半。
优选地,在上述图案平坦化方法中,所述第一半导体结构和所述第二半导体结构是同一种类型的半导体结构。
优选地,上述图案平坦化方法还包括:在光刻并蚀刻出设计版图的图案的一部分之前,在衬底上沉积保护阻挡层。
根据本发明的第四方面,提供了一种采用了根据本发明的第三方面所述的图案平坦化方法的半导体制造方法。
本发明针对半导体版图图案的化学机械研磨这一工艺对图案的疏密变化比较敏感这一特点,将半导体版图图案的曝光刻蚀过程分为至少两次实施,使用该方法降低了图案疏密变化的剧烈程度,有利于半导体版图图案的平坦化,提高化学机械研磨的工艺窗口。
附图说明
结合附图,并通过参考下面的详细描述,将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征,其中:
图1示意性地示出了根据现有技术的浅沟槽隔离平坦化方法的说明示图。
图2示意性地示出了根据现有技术的浅沟槽隔离平坦化方法的流程图。
图3示意性地示出了根据本发明实施例的浅沟槽隔离平坦化方法的说明示图。
图4示意性地示出了根据本发明实施例的浅沟槽隔离平坦化方法的流程图。
需要说明的是,附图用于说明本发明,而非限制本发明。注意,表示结构的附图可能并非按比例绘制。并且,附图中,相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂,下面结合具体实施例和附图对本发明的内容进行详细描述。
<第一实施例>
图3示意性地示出了根据本发明第一实施例的浅沟槽隔离平坦化方法的说明示图。
根据本发明第一实施例的浅沟槽隔离平坦化方法将曝光分成两次进行,首先进行第一次曝光以形成原有设计图案的一部分(例如一半),然后形成浅沟槽隔离;随后进行第二次曝光以形成原有设计图案的另一部分(例如另外一半),并形成浅沟槽隔离。
具体地说,参考图3,同样以4个区域、并且化学机械研磨工艺要求相邻的区域之间的图案的疏密程度差异不能超过30%为例,则在第一曝光T1中形成第一区域A的总图像(70%)的一半(35%)、第二区域B总图像(80%)的一半(40%)、第三区域C的总图像(10%)的一半(5%)、第四区域D的总图像(20%)的一半(10%)。这样,使得原本两个相邻区域之间的图案的疏密程度差异降低了一半,从而满足化学机械研磨工艺对相邻的区域之间的图案的疏密程度差异的要求。
采用本发明第一实施例的浅沟槽隔离平坦化方法,降低了图案疏密变化的剧烈程度,有利于浅沟槽隔离的平坦化,提高化学机械研磨的工艺窗口。
更具体地说,图4示意性地示出了根据本发明实施例的浅沟槽隔离平坦化方法的流程图。
如图4所示,根据本发明实施例的浅沟槽隔离平坦化方法包括:
第一步骤S21:优选地,首先在衬底上沉积保护阻挡层(例如氧化硅层和/或氮化硅层);
第二步骤S22:光刻并蚀刻出设计版图的浅沟槽隔离单元的一部分(例如,光刻并蚀刻出原有设计一半的浅沟槽隔离区域);
第三步骤S23:对刻蚀出来的浅沟槽隔离单元(第一浅沟槽隔离单元)进行填充;
第四步骤S24:进行第一次化学机械研磨,形成浅沟槽隔离;
第五步骤S25:光刻并蚀刻出设计版图的浅沟槽隔离单元的剩余部分(例如,光刻并蚀刻出原有设计版图中的另外一半浅沟槽隔离单元);
第六步骤S26:对刻蚀出来的浅沟槽隔离单元(第二浅沟槽隔离单元)进行填充;
第七步骤S27:进行第二次化学机械研磨,最终形成浅沟槽隔离。
本发明第一实施例给出了一种浅沟槽隔离平坦化的方法,本发明针对浅沟槽隔离的化学机械研磨这一工艺对图案的疏密变化比较敏感这一特点,将浅沟槽隔离的曝光刻蚀过程分为两次实施,使用该方法降低了图案疏密变化的剧烈程度,有利于浅沟槽隔离的平坦化,提高化学机械研磨的工艺窗口。
根据本发明的另一优选实施例,本发明还提供了一种采用了上述浅沟槽隔离平坦化方法的半导体制造方法。
<第二实施例>
实际上,根据本发明的原理不仅可以应用至浅沟槽隔离平坦化,而且可以应用至处理工艺包括图案形成以及后续的化学机械研磨,并且化学机械研磨对相邻的区域之间的图案的疏密程度差异有要求的情况。
由此,根据本发明第二实施例的图案平坦化方法包括:
优选地,首先在衬底上沉积保护阻挡层(例如氧化硅层和/或氮化硅层);
光刻并蚀刻出设计版图的图案的一部分(例如,光刻并蚀刻出原有设计版图中的一半图案);
对刻蚀出来的图案进行填充;
进行第一次化学机械研磨,形成第一半导体结构;
光刻并蚀刻出设计版图的图案的剩余部分(例如,光刻并蚀刻出原有设计版图中的另外一半图案);
对刻蚀出来的图案进行填充;
进行第二次化学机械研磨,形成第二半导体结构。
其中,第一半导体结构和第二半导体结构可能是同一种类型的半导体结构。
因此,本发明第二实施例针对半导体版图图案的化学机械研磨这一工艺对图案的疏密变化比较敏感这一特点,将半导体版图图案的曝光刻蚀过程分为至少两次实施,使用该方法降低了图案疏密变化的剧烈程度,有利于半导体版图图案的平坦化,提高化学机械研磨的工艺窗口。
根据本发明的另一优选实施例,本发明还提供了一种采用了上述图案平坦化方法的半导体制造方法。
<对实施例的修改>
虽然示出了两次图案形成过程分别形成一般图案的示例,但是对于任何熟悉本领域的技术人员而言,可以理解的是,显然可以对每次图案形成过程形成的图案的比例进行调整。例如,第一图案形成过程形成第一比例的图案,而第二图案形成过程形成第二比例的图案,其中第一比例与第二比例之和为百分之百。可以适当划分第一比例和第二比例。
虽然示出了将图案形成过程分为两次实施的情况,但是,对于任何熟悉本领域的技术人员而言,可以理解的是,显然可以将图案形成过程分为更多次数实施的情况,因此,将图案形成过程分为更多次数实施的这种情况显然也落入本发明的保护范围。
可以理解的是,虽然本发明已以较佳实施例披露如上,然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言,在不脱离本发明技术方案范围情况下,都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种浅沟槽隔离平坦化方法,其特征在于包括:
光刻并蚀刻出设计版图的浅沟槽隔离单元的一部分;
对刻蚀出来的浅沟槽隔离单元进行填充;
进行第一次化学机械研磨,形成第一浅沟槽隔离;
光刻并蚀刻出设计版图的浅沟槽隔离单元的剩余部分;
对刻蚀出来的浅沟槽隔离单元进行填充;以及
进行第二次化学机械研磨,形成第二浅沟槽隔离。
2.根据权利要求1所述的浅沟槽隔离平坦化方法,其特征在于还包括:在光刻并蚀刻出设计版图的浅沟槽隔离单元的一部分之前,在衬底上沉积保护阻挡层。
3.根据权利要求2所述的浅沟槽隔离平坦化方法,其特征在于,所述保护阻挡层是氧化硅层和/或氮化硅层。
4.根据权利要求1至3之一所述的浅沟槽隔离平坦化方法,其特征在于,所述设计版图的浅沟槽隔离单元的一部分是所述设计版图的浅沟槽隔离单元的一半。
5.一种采用了根据权利要求1至4之一所述的浅沟槽隔离平坦化方法的半导体制造方法。
6.一种图案平坦化方法,其特征在于包括:
光刻并蚀刻出设计版图的图案的一部分;
对刻蚀出来的图案进行填充;
进行第一次化学机械研磨,形成第一半导体结构;
光刻并蚀刻出设计版图的图案的剩余部分;
对刻蚀出来的图案进行填充;以及
进行第二次化学机械研磨,形成第二半导体结构。
7.根据权利要求6所述的图案平坦化方法,其特征在于,所述设计版图的图案的一部分是所述设计版图的图案的一半。
8.根据权利要求6或8所述的图案平坦化方法,其特征在于,所述第一半导体结构和所述第二半导体结构是同一种类型的半导体结构。
9.根据权利要求6或8所述的图案平坦化方法,其特征在于还包括:在光刻并蚀刻出设计版图的图案的一部分之前,在衬底上沉积保护阻挡层。
10.一种采用了根据权利要求6至9之一所述的图案平坦化方法的半导体制造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2012102089932A CN102709227A (zh) | 2012-06-21 | 2012-06-21 | 浅沟槽隔离平坦化方法以及半导体制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2012102089932A CN102709227A (zh) | 2012-06-21 | 2012-06-21 | 浅沟槽隔离平坦化方法以及半导体制造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN102709227A true CN102709227A (zh) | 2012-10-03 |
Family
ID=46901889
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2012102089932A Pending CN102709227A (zh) | 2012-06-21 | 2012-06-21 | 浅沟槽隔离平坦化方法以及半导体制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN102709227A (zh) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5665633A (en) * | 1995-04-06 | 1997-09-09 | Motorola, Inc. | Process for forming a semiconductor device having field isolation |
JP2715581B2 (ja) * | 1989-07-31 | 1998-02-18 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
US5728620A (en) * | 1995-04-21 | 1998-03-17 | Samsung Electronics Co., Ltd. | Isolation method of semiconductor device |
US5858842A (en) * | 1996-07-03 | 1999-01-12 | Samsung Electronics Co., Ltd. | Methods of forming combined trench and locos-based electrical isolation regions in semiconductor substrates |
CN1501451A (zh) * | 2002-11-12 | 2004-06-02 | ��ʽ���綫֥ | 半导体器件的制造方法 |
CN101419942A (zh) * | 2007-10-24 | 2009-04-29 | 中芯国际集成电路制造(上海)有限公司 | 一种可提高半导体器件性能的沟槽隔离结构制作方法 |
CN102222643A (zh) * | 2011-06-24 | 2011-10-19 | 中国科学院微电子研究所 | 集成电路制作过程中冗余金属填充的方法及半导体器件 |
-
2012
- 2012-06-21 CN CN2012102089932A patent/CN102709227A/zh active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2715581B2 (ja) * | 1989-07-31 | 1998-02-18 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
US5665633A (en) * | 1995-04-06 | 1997-09-09 | Motorola, Inc. | Process for forming a semiconductor device having field isolation |
US5728620A (en) * | 1995-04-21 | 1998-03-17 | Samsung Electronics Co., Ltd. | Isolation method of semiconductor device |
US5858842A (en) * | 1996-07-03 | 1999-01-12 | Samsung Electronics Co., Ltd. | Methods of forming combined trench and locos-based electrical isolation regions in semiconductor substrates |
CN1501451A (zh) * | 2002-11-12 | 2004-06-02 | ��ʽ���綫֥ | 半导体器件的制造方法 |
CN101419942A (zh) * | 2007-10-24 | 2009-04-29 | 中芯国际集成电路制造(上海)有限公司 | 一种可提高半导体器件性能的沟槽隔离结构制作方法 |
CN102222643A (zh) * | 2011-06-24 | 2011-10-19 | 中国科学院微电子研究所 | 集成电路制作过程中冗余金属填充的方法及半导体器件 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20100120247A1 (en) | Method of forming fine patterns using multiple spacer patterns | |
JP2005064226A (ja) | 配線構造 | |
KR20010060349A (ko) | 반도체 장치 및 그 제조 방법 | |
CN101196691B (zh) | 改善通孔金属连接缺陷的方法 | |
KR20010108772A (ko) | 웨이퍼 가장자리의 과도 연마를 방지할 수 있는 반도체소자 제조 방법 | |
US7535044B2 (en) | Semiconductor device, method for manufacturing a semiconductor device and mask for manufacturing a semiconductor device | |
CN103066016A (zh) | 一种晶圆自对准硅通孔连接方法 | |
CN102709227A (zh) | 浅沟槽隔离平坦化方法以及半导体制造方法 | |
JP2001203262A (ja) | 半導体ウエハおよびその処理方法ならびに半導体装置の製造方法 | |
CN107527802A (zh) | 沟槽型双层栅mos成膜方法 | |
CN102339791B (zh) | 一种半导体器件制作方法 | |
TW200303597A (en) | Semiconductor device | |
CN105810637B (zh) | 一种3d nand外围器件的集成方法 | |
CN108231599B (zh) | 改善晶片表面平坦均匀性的方法 | |
CN102091995B (zh) | 化学机械研磨的方法及系统 | |
CN102361019A (zh) | 一种半导体器件制作方法 | |
CN102412198B (zh) | 半导体器件制作方法 | |
CN102479758B (zh) | 用于减少蚀刻残留物的结构 | |
CN101673707A (zh) | 金属层互连制作方法 | |
CN102339793A (zh) | 一种半导体器件制作方法 | |
CN102468212B (zh) | 浅沟槽隔离结构形成方法 | |
CN101106068B (zh) | 使半导体材料形成互相嵌入图案的方法 | |
CN102956561B (zh) | 内嵌式存储器件的形成方法 | |
CN105448813B (zh) | 半导体器件的形成方法 | |
CN102347273B (zh) | 半导体器件制作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C12 | Rejection of a patent application after its publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20121003 |