KR20010108772A - 웨이퍼 가장자리의 과도 연마를 방지할 수 있는 반도체소자 제조 방법 - Google Patents

웨이퍼 가장자리의 과도 연마를 방지할 수 있는 반도체소자 제조 방법 Download PDF

Info

Publication number
KR20010108772A
KR20010108772A KR1020000029678A KR20000029678A KR20010108772A KR 20010108772 A KR20010108772 A KR 20010108772A KR 1020000029678 A KR1020000029678 A KR 1020000029678A KR 20000029678 A KR20000029678 A KR 20000029678A KR 20010108772 A KR20010108772 A KR 20010108772A
Authority
KR
South Korea
Prior art keywords
wafer
dummy pattern
capacitor
semiconductor device
polishing
Prior art date
Application number
KR1020000029678A
Other languages
English (en)
Other versions
KR100500934B1 (ko
Inventor
김영기
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR10-2000-0029678A priority Critical patent/KR100500934B1/ko
Priority to US09/867,861 priority patent/US6461941B2/en
Publication of KR20010108772A publication Critical patent/KR20010108772A/ko
Application granted granted Critical
Publication of KR100500934B1 publication Critical patent/KR100500934B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/54466—Located in a dummy or reference die
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/926—Dummy metallization
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/975—Substrate or mask aligning feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 웨이퍼 가장자리와 중심부의 연마량 차이에 의해 발생하는 다이의 불량 및 정렬 불량을 방지할 수 있는 반도체 장치 제조 방법에 관한 것으로, 노광되는 웨이퍼 가장자리의 다이 및 정렬키 주변에 더미 패턴 즉, 캐패시터 형태의 더미 패턴군을 막대 형태로 다수개 형성하여 웨이퍼 가장자리 및 정렬 키 주변의 과도 연마를 억제하는데 특징이 있다. 이와 같이 웨이퍼 가장자리에 캐패시터 형태의 더미 패턴 군을 막대 형태로 다수개 형성하여 CMP 공정에서 연마 패드의 압력을 분산시킴에 따라 더미 패턴 군이 상대적으로 큰 압력을 받게 함으로써 웨이퍼 가장자리 인접 다이의 과도 연마, 얼라인먼트 키의 손상 또는 디싱을 방지하여 수율 및 정렬 정확도를 향상시킬 수 있다.

Description

웨이퍼 가장자리의 과도 연마를 방지할 수 있는 반도체 소자 제조 방법{Method for forming semiconductor device capable of preventing over polishing at wafer edge}
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 웨이퍼 가장자리 주변의 과도 연마에 따른 불량 다이(die)의 발생 및 정렬불량을 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.
256M SD(Synchronous DRAM)급 등과 같은 고집적 반도체 소자 제조 공정에서 화학기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정 수가 증가한다. 즉, 소자분리를 위한 STI(shallow trench isolation) 형성 공정에서의 HDP 산화막(high density plasma oxide) 연마를 위한 1차 CMP, 게이트 전극을 덮는 층간절연막 연마를 위한 2차 CMP, 상기 층간절연막 내에 형성된 콘택홀을 통하여 상기 게이트 전극과 연결되는 플러그 폴리실리콘막을 연마하기 위한 3차 CMP, 비트라인을 덮는 층간절연막 연마를 위한 4차 CMP, 캐패시터를 덮는 층간절연막을 평탄화하기 위한 5차 CMP 등을 실시한다.
한편, 웨이퍼 가장자리 부분은 웨이퍼 중심부에 비해 상대적으로 패턴 밀집도가 낮기 때문에 CMP가 과도하게 이루어진다.
즉, 종래 반도체 소자 제조 공정 중 웨이퍼 상의 다이 및 얼라인먼트 키의 배치는 도1과 같이 이루어지는데, 캐패시터 형성이 완료된 웨이퍼(W)를 덮는 층간절연막(도시하지 않음)을 CMP 공정으로 연마하는 과정에서 캐패시터 등의 패턴이 밀집되어 있는 웨이퍼(W) 중심부와 가장자리의 연마 정도가 차이나게 된다.
이에 따라, 이후의 마스크 공정 진행시 패턴 무너짐(pattern collapse), 연결(bridge) 등의 발생으로 웨이퍼 가장자리의 다이(D1)는 최종 네트 다이(net die)에서 제외된다. 따라서, 웨이퍼(W) 상의 네트 다이수는 캐패시터 형성 공정까지 148개를 유지하다가 전술한 과도 연마로 인해 128개로 감소하는 결과를 낳는다. 이와 같이 웨이퍼 가장자리가 과도 연마되어 웨이퍼 가장자리 부분의 다이(D1)는 손상되며, 과도식각에 의해 프리-얼라인먼트(pre-alignment, PAK) 및 글로벌 얼라인먼트 키(global alignment key, GAK)의 표면이 오목해지는 디싱(dishing) 또는 손상 등이 발생하여 이후 금속배선 형성 공정 등에서 얼라인먼트가 어려워지는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 웨이퍼 가장자리와 중심부의 연마량 차이에 의해 발생하는 다이의 불량 및 얼라인먼트 오류를 방지할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
도1은 종래 반도체 소자 제조 공정 중 웨이퍼 상의 다이 및 얼라인먼트 키 의 배치도,
도2a 및 도2b는 본 발명의 실시예에 따른 반도체 소자 제조 공정 중 웨이퍼 상의 다이, 얼라인먼트 키 및 더미 패턴의 배치도,
도3은 본 발명의 실시예에 따라 프리 얼라인먼트 키 주변에 더미 패턴을 형성한 상태를 보이는 SEM 사진,
도4는 도2b에 나타낸 더미 패턴의 실제 형상을 보이는 SEM사진,
도5a는 본 발명의 실시예에 따라 웨이퍼 가장자리 주변에 형성된 더미 패턴군 내의 캐패시터 형상을 보이는 SEM사진,
도5b는 도5a와 같은 캐패시터에 MPS가 성장된 상태를 보이는 SEM 사진.
*도면의 주요부분에 대한 도면 부호의 설명*
W: 웨이퍼 D1: 웨이퍼 가장자리 다이
GAK: 글로벌 얼라인먼트 키 PAK: 프리 얼라인먼트 키
상기와 같은 목적을 달성하기 위한 본 발명은 셀 영역에 캐패시터를 구비하는 반도체 장치 제조 방법에 있어서, 셀 영역에 캐패시터 형성이 완료된 웨이퍼 가장자리의 얼라인먼트 키 주변에 상기 캐패시터와 동일한 높이를 갖는 더미 패턴 군을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제2 단계; 및 상기 층간절연막을 화학기계적 연마하는 제3 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 셀 영역에 캐패시터를 구비하는 반도체 장치 제조 방법에 있어서, 셀 영역에 캐패시터를 형성하면서 웨이퍼 가장자리의 얼라인먼트 키 주변에 상기 캐패시터와 동일한 높이를 갖는 더미 패턴 군을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제2 단계; 및 상기 층간절연막을 화학기계적 연마하는 제3 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명은 노광되는 웨이퍼 가장자리의 인접 다이 및 정렬키 주변에 더미 패턴 즉, 캐패시터 형태의 더미 패턴군을 막대(bar) 형태로 다수개 형성하여 웨이퍼 가장자리 및 정렬 키 주변의 과도 연마를 억제하는데 특징이 있다. 이와 같이 웨이퍼 가장자리에 캐패시터 형태의 더미 패턴 군을 막대 형태로 다수개 형성하여 CMP 공정에서 연마 패드(pad)의 압력을 분산시킴에 따라 더미 패턴군이 상대적으로 큰 압력을 받게 함으로써 웨이퍼 가장자리 인접 다이의 과도 연마 및 얼라인먼트 키의 손상 또는 디싱을 방지하여 수율 및 정렬 정확도를 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자 제조 공정 중 웨이퍼 상의 다이, 얼라인먼트 키 및 더미 패턴 배치를 도2a 및 도2b에 보이고 있다. 도2a 및 도2b와 같이 웨이퍼(W) 가장자리의 프리 얼라인먼트 키(PAK) 좌우에 더미 패턴(dummy pattern, DUM)을 형성한다.
도3은 본 발명의 실시예에 따라 프리 얼라인먼트 키(PAK)의 사방 주변에 더미 패턴을 형성한 상태를 보이는 SEM 사진이다. 도3에 보이는 바와 같이 더미 패턴을 형성함으로써 캐패시터 형성이 완료된 전체 구조를 덮는 층간절연막의 CMP 후에 이루어지는 마스크 작업시 정렬 효율을 증대시키는 효과를 얻을 수 있다.
도4는 도2b에 나타낸 더미 패턴의 실제 형상을 보이는 SEM 사진이다.
본 발명에서 제시한 더미 패턴을 얼라인먼트 키 주변에 이중으로 배열시켜 얼라인먼트 키를 보호할 수도 있다.
도5a는 본 발명의 실시예에 따라 웨이퍼 가장자리 주변에 형성된 더미 패턴군 내의 캐패시터 형상을 보이는 SEM 사진이고, 도5b는 도5a와 같은 캐패시터에 MPS(metastable poly silicon)이 성장되어 캐패시터 표면에 요철이 형성된 상태를 보이는 SEM 사진이다.
전술한 본 발명의 실시예에 따른 더미 패턴은 셀 영역에 형성되는 캐패시터와 같은 높이를 가지며, 셀 영역에 캐패시터를 형성하는 단계에서 동시에 형성할 수도 있다.
상기와 같이 이루어지는 본 발명은 웨이퍼 가장자리의 프리 얼라인먼트 키 주변에 더미패턴을 형성하여 웨이퍼 중심부와 웨이퍼 가장자리 부분의 패턴 밀집도 차이를 감소시킬 수 있으며 더미 패턴으로 패드 압력이 분산되도록 할 수 있다. 이에 따라 웨이퍼 가장자리에서 CMP가 과도하게 이루어지는 것을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 더미 패턴을 웨이퍼 가장자리의 다이 및 얼라인먼트 키 주변에 배열함으로써 웨이퍼 중심부와 웨이퍼 가장자리 부분의 패턴 밀집도 차이를 감소시킬 수 있으며 연마시 패드의 압력을 분산시켜 더미 패턴이 가장 많이 받게 함으로써 웨이퍼 가장자리 인접 다이의 과도 연마 및 얼라인먼트 키의 디싱을 방지하여 네트 다이 확보 및 중첩 정확도(over accuracy) 향상, 정렬 불량 발생 방지 등의 효과를 기대할 수 있다. 즉, 더미 패턴을 셀 영역에 형성되는 캐패시터의 높이와 동일하게 형성함으로써, 캐패시터 형성이 완료된 웨이퍼 전체를 덮는 층간절연막 연마시 웨이퍼 가장자리의 과도 연마를 효과적으로 억제할 수 있다.

Claims (4)

  1. 셀 영역에 캐패시터를 구비하는 반도체 장치 제조 방법에 있어서,
    셀 영역에 캐패시터 형성이 완료된 웨이퍼 가장자리의 얼라인먼트 키 주변에 상기 캐패시터와 동일한 높이를 갖는 더미 패턴 군을 형성하는 제1 단계;
    상기 제1 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제2 단계; 및
    상기 층간절연막을 화학기계적 연마하는 제3 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 셀 영역에 캐패시터를 구비하는 반도체 장치 제조 방법에 있어서,
    셀 영역에 캐패시터를 형성하면서 웨이퍼 가장자리의 얼라인먼트 키 주변에 상기 캐패시터와 동일한 높이를 갖는 더미 패턴 군을 형성하는 제1 단계;
    상기 제1 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제2 단계; 및
    상기 층간절연막을 화학기계적 연마하는 제3 단계
    를 포함하는 반도체 장치 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 더미 패턴 군은 막대 패턴을 이루는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 더미 패턴은 그 표면에 요철을 갖는 MPS로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
KR10-2000-0029678A 2000-05-31 2000-05-31 웨이퍼 가장자리의 과도 연마를 방지할 수 있는 반도체소자 제조 방법 KR100500934B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2000-0029678A KR100500934B1 (ko) 2000-05-31 2000-05-31 웨이퍼 가장자리의 과도 연마를 방지할 수 있는 반도체소자 제조 방법
US09/867,861 US6461941B2 (en) 2000-05-31 2001-05-31 Method of forming capacitor on cell region including forming dummy pattern around alignment key

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0029678A KR100500934B1 (ko) 2000-05-31 2000-05-31 웨이퍼 가장자리의 과도 연마를 방지할 수 있는 반도체소자 제조 방법

Publications (2)

Publication Number Publication Date
KR20010108772A true KR20010108772A (ko) 2001-12-08
KR100500934B1 KR100500934B1 (ko) 2005-07-14

Family

ID=19670919

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0029678A KR100500934B1 (ko) 2000-05-31 2000-05-31 웨이퍼 가장자리의 과도 연마를 방지할 수 있는 반도체소자 제조 방법

Country Status (2)

Country Link
US (1) US6461941B2 (ko)
KR (1) KR100500934B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100755411B1 (ko) * 2006-09-28 2007-09-04 삼성전자주식회사 반도체 장치의 제조 방법
US7763398B2 (en) 2007-05-02 2010-07-27 Dongbu Hitek Co., Ltd. Layout method for mask
US9941286B2 (en) 2015-10-13 2018-04-10 Samsung Electronics Co., Ltd. Semiconductor devices and methods for manufacturing the same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500934B1 (ko) * 2000-05-31 2005-07-14 주식회사 하이닉스반도체 웨이퍼 가장자리의 과도 연마를 방지할 수 있는 반도체소자 제조 방법
US6778876B1 (en) * 2002-11-01 2004-08-17 Advanced Micro Devices, Inc. Methods of processing substrates based upon substrate orientation
KR20040057789A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 반도체장치
US6833622B1 (en) 2003-02-27 2004-12-21 Cypress Semiconductor Corp. Semiconductor topography having an inactive region formed from a dummy structure pattern
US6812550B1 (en) * 2003-11-03 2004-11-02 Advanced Micro Devices, Inc. Wafer pattern variation of integrated circuit fabrication
KR100580110B1 (ko) * 2004-05-28 2006-05-12 매그나칩 반도체 유한회사 반도체 소자의 더미 패턴 구조
US7410813B1 (en) * 2004-09-23 2008-08-12 National Semiconductor Corporation Method of parallel lapping a semiconductor die
US7074710B2 (en) * 2004-11-03 2006-07-11 Lsi Logic Corporation Method of wafer patterning for reducing edge exclusion zone
JP4837971B2 (ja) * 2005-10-07 2011-12-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8445991B2 (en) 2008-12-24 2013-05-21 Magnachip Semiconductor, Ltd. Semiconductor device with MIM capacitor and method for manufacturing the same
EP2585521B1 (en) 2010-06-24 2018-04-11 3M Innovative Properties Company Polymerizable compositions free of organic emulsifier and polymers and methods of making thereof
KR102302597B1 (ko) 2015-09-10 2021-09-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20210021227A (ko) 2019-08-16 2021-02-25 삼성전자주식회사 반도체 장치의 제조 방법
CN114068421B (zh) 2020-08-05 2022-09-23 长鑫存储技术有限公司 电容器的制作方法及电容器阵列结构、半导体存储器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3767154B2 (ja) * 1997-06-17 2006-04-19 セイコーエプソン株式会社 電気光学装置用基板、電気光学装置、電子機器及び投写型表示装置
KR19990025192A (ko) * 1997-09-11 1999-04-06 윤종용 반도체장치의 제조방법
KR100307222B1 (ko) * 1998-06-05 2001-10-19 박종섭 마스크 프레임
US6087733A (en) * 1998-06-12 2000-07-11 Intel Corporation Sacrificial erosion control features for chemical-mechanical polishing process
JP2000124421A (ja) * 1998-10-20 2000-04-28 Nec Corp 半導体記憶装置とその製造方法
JP3587712B2 (ja) * 1999-01-12 2004-11-10 ユナイテッド マイクロエレクトロニクス コープ 保護ダミーパターンを有する半導体製造用アライメントマーク構造
JP2000340529A (ja) * 1999-05-31 2000-12-08 Mitsubishi Electric Corp 半導体装置
KR20010009722A (ko) * 1999-07-13 2001-02-05 윤종용 웨이퍼 패턴 구조
US6261918B1 (en) * 1999-10-04 2001-07-17 Conexant Systems, Inc. Method for creating and preserving alignment marks for aligning mask layers in integrated circuit manufacture
KR100353532B1 (ko) * 1999-11-05 2002-09-19 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR20010076676A (ko) * 2000-01-27 2001-08-16 윤종용 반도체 장치의 얼라인먼트 마스크 형성방법
KR100500934B1 (ko) * 2000-05-31 2005-07-14 주식회사 하이닉스반도체 웨이퍼 가장자리의 과도 연마를 방지할 수 있는 반도체소자 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100755411B1 (ko) * 2006-09-28 2007-09-04 삼성전자주식회사 반도체 장치의 제조 방법
US7763398B2 (en) 2007-05-02 2010-07-27 Dongbu Hitek Co., Ltd. Layout method for mask
US7771901B2 (en) 2007-05-02 2010-08-10 Dongbu Hitek Co., Ltd. Layout method for mask
US9941286B2 (en) 2015-10-13 2018-04-10 Samsung Electronics Co., Ltd. Semiconductor devices and methods for manufacturing the same

Also Published As

Publication number Publication date
US20020019091A1 (en) 2002-02-14
US6461941B2 (en) 2002-10-08
KR100500934B1 (ko) 2005-07-14

Similar Documents

Publication Publication Date Title
KR100500934B1 (ko) 웨이퍼 가장자리의 과도 연마를 방지할 수 있는 반도체소자 제조 방법
KR100470086B1 (ko) 반도체 장치 및 그 제조 방법
KR100459724B1 (ko) 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법
KR100510232B1 (ko) 반도체장치에서리필층두께의불균일성을줄이는방법
TWI455197B (zh) 具有化學機械研磨假圖案之半導體裝置及製造其之方法
US20080213967A1 (en) Trench capacitor and method for manufacturing the same
JP3645142B2 (ja) 半導体ウエハの処理方法ならびに半導体装置の製造方法
CN111312591A (zh) 防止在套刻对准标记上形成残留物的方法
KR20070003338A (ko) 반도체 소자
KR100256055B1 (ko) 평탄화 개선을 위한 반도체 장치 제조 방법
US8486822B2 (en) Semiconductor device having dummy pattern and the method for fabricating the same
JP2006140506A (ja) 半導体装置の製造方法
KR100681679B1 (ko) 반도체 소자 제조 방법
KR20080002487A (ko) 반도체 소자의 랜딩 플러그 형성방법
TWI733013B (zh) 半導體製造方法
JP2010010716A (ja) 半導体装置
KR101059809B1 (ko) Ｍｅｅｌ 소자의 제조방법
US7435642B2 (en) Method of evaluating the uniformity of the thickness of the polysilicon gate layer
KR100345070B1 (ko) 폴리2 패턴의 변형을 모니터링하기 위한 오버레이 마크형성방법
KR100564121B1 (ko) 얼라이너를 이용한 패턴 삽입 방법
KR100724191B1 (ko) 반도체소자의 화학적기계 연마방법
KR20000002422A (ko) 화학적기계적연마를 위한 고집적 반도체 장치의 패턴 형성방법
KR20090042427A (ko) 반도체 소자의 제조 방법
KR20050002503A (ko) 더미셀에서의 더미 랜딩 플러그 형성 방법
KR19990025869A (ko) 반도체 장치의 더미 라인 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140623

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150623

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee