KR20010009722A - 웨이퍼 패턴 구조 - Google Patents

Abstract

본 발명에 따른 웨이퍼 상에는 반도체 칩 영역, 스크라이브 라인 영역, 더미 패턴 영역, 노광 분산 방지 영역 및 얼라인먼트 마크 영역이 형성된다. 본 발명에 따른 웨이퍼 패턴 구조는 반도체 칩 영역을 둘러싼 상기 스크라이브 라인 영역의 외곽 또는 상기 스크라이브 라인 영역과, 상기 얼라인먼트 마크 영역 사이에 더미 패턴 영역을 갖고 그리고 상기 얼라인먼트 마크 영역 내에 얼라인먼트 마크 패턴의 손상을 방지하기 위한 손상 방지 패턴을 갖는 것을 특징으로 한다. 상기 더미 패턴 영역 내에 형성되는 더미 패턴은 노광 공정 후 식각 공정 동안에 반도체 칩 영역 내에 형성되는 반도체 칩 패턴의 손상을 방지한다. 이와 같이, 본 발명에 따른 웨이퍼의 패턴 구조가 스크라이브 라인 영역의 외곽 또는 상기 스크라이브 라인과 얼라인먼트 마크 영역 사이에 형성되는 더미 패턴 영역과 얼라인먼트 마크 영역 내에 형성되는 손상 방지 패턴을 가짐으로써, 식각 공정 동안에 발생되는 반도체 칩 패턴 및 얼라인먼트 마크 패턴의 손상이 방지된다. 이러한, 반도체 칩 패턴과 얼라인먼트 마크 패턴의 손상 방지는 얼라인먼트 마크 패턴의 손상으로 인한 웨이퍼 정렬 시스템의 오동작이 방지될 뿐만 아니라, 반도체 칩 패턴의 손상 방지에 의해 반도체 칩의 불량률이 감소됨으로써, 반도체 제조 공정의 수율이 크게 향상된다.

Description

웨이퍼 패턴 구조{A PATTERN STRUCTURE ON WAFER}

본 발명은 웨이퍼에 관한 것으로서, 더 구체적으로는 웨이퍼 상의 패턴 구조에 관한 것이다.

최근에 들어, 반도체 칩(semiconductor chip)의 고집적화 및 반도체 제조 공정(semiconductor fabrication process)의 고세밀화 추세에 따라, 노광 공정(photo process)의 얼라인먼트(alignment)에 대한 관심이 점차적으로 고조되고 있다. 그 중에서도 웨이퍼 상의 얼라인먼트 영역(alignment region)을 최소화하는 방안이 필수적으로 요구되고 있고 그리고 최근의 반도체 제조 공정에서는 CMP(chemical mechanical polishing) 공정을 적용하는 사례가 현저하게 증가되고 있는 실정이다.

도 1을 참조하면, 일반적인 웨이퍼는 잉곳(ingot)에서 절단된 원형의 형태을 가지게 된다. 이러한 형태로 인해서, 웨이퍼의 외곽 영역에 형성되는 반도체 칩 패턴들(semiconductor chip patterns)과 얼라인먼트 마크 영역(10a, 10b, 10c, 10d) 상의 얼라인먼트 마크 패턴들(alignment mark patterns)이 손상되는 문제점이 자주 발생된다. 이러한 문제점은 반도체 칩 패턴들과 얼라인먼트 마크 패턴들의 주변 영역에 패턴이 형성되어 있지 않기 때문에, 반도체 칩 패턴들과 얼라인먼트 마크 패턴들 그리고 아무런 패턴도 형성되지 않는 영역 사이에 고도 차이로 인해 발생된다. 이러한 웨이퍼 상의 패턴의 고도 차이는 CMP 공정 동안에 반도체 칩 패턴들 및 얼라인먼트 마크 패턴들의 손상의 주원인이 된다. 이로인해, 반도체 제조 공정 동안에 웨이퍼가 정확하게 얼라인(align)되지 않거나, 얼라인 동작이 실행되지 않고 반도체 칩의 불량률이 증가되어, 결국은 반도체 제조 공정의 수율이 크게 감소된다.

따라서, 본 발명의 목적은 반도체 제조 공정 상에서 반도체 칩 패턴 및 얼라인머트 마크 패턴의 손상을 방지하는 웨이퍼 상의 패턴 구조를 제공하는 것이다.

도 1은 일반적인 웨이퍼의 형태를 보여주는 평면도;

도 2는 본 발명에 따른 웨이퍼 상의 패턴 구조를 보여주는 평면도 및;

도 3은 도 2의 얼라인먼트 마크 영역을 보여주는 평면도이다.

*도면의 주요 부분에 대한 부호 설명

1 : 반도체 칩 영역 2 : 스크라이브 라인 영역

3 : 더미 패턴 영역 4 : 노광 분산 방지 영역

5 : 얼라인먼트 마크 영역 10 : 웨이퍼

5a : 손상 방지 패턴 영역 5b : 금지 영역

5c : 얼라인먼트 마크 영역 5d : 얼라인먼트 마크 패턴

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 본 발명에 따른 웨이퍼 패턴 구조는 반도체 칩 영역 및 얼라인먼트 마크 영역들을 포함한다. 상기 반도체 칩 영역에는 복수 개의 반도체 칩 패턴들이 형성된다. 상기 얼라인먼트 마크 영역들에는 노광 공정 동안에 웨이퍼를 정렬하기 위한 얼라인먼트 마크 패턴들이 형성된다. 여기서, 상기 각 얼라인먼트 마크 영역은 상기 얼라인먼트 마크 패턴이 형성되는 제 1의 영역과, 노광 공정 후의 식각 공정 동안에 상기 얼라인먼트 마크 패턴의 손상을 방지하기 위한 소정 형태의 손상 방지 패턴이 형성되는 제 2의 영역 및, 상기 얼라인먼트 마크 패턴과 상기 손상 방지 패턴 사이에 지정되는 금지 영역을 포함한다. 그리고, 상기 웨이퍼는 상기 반도체 칩 영역 외각에 형성되며, 상기 식각 공정 동안에 상기 반도체 칩 패턴들의 손상을 방지하기 위한 소정 형태의 더미 패턴을 더 포함한다. 또한, 상기 손상 방지 패턴은 평행 직선 형태이다.

(작용)

이와 같은 장치에 의해서, 노광 공정 후의 식각 공정 동안에 웨이퍼 상의 반도체 패턴과 얼라인먼트 마크 패턴의 손상이 방지됨으로써, 반도체 제조 공정의 불량률이 감소되고, 이에 따라 반도체 제조 공정의 수율이 향상된다.

(실시예)

이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 2 내지 도 3에 의거하여 상세히 설명한다.

도 2를 참조하면, 본 발명에 따른 웨이퍼 상에는 반도체 칩 영역(1), 스크라이브 라인 영역(2), 더미 패턴 영역(3), 노광 분산 방지 영역(4) 및 얼라인먼트 마크 영역(5)이 형성된다. 본 발명에 따른 웨이퍼 패턴 구조는 반도체 칩 영역(1)을 둘러싼 상기 스크라이브 라인 영역(2)의 외곽 또는 상기 스크라이브 라인 영역(2)과, 상기 얼라인먼트 마크 영역(5) 사이에 더미 패턴 영역(3)을 갖고 그리고 상기 얼라인먼트 마크 영역(5) 내에 얼라인먼트 마크 패턴(5d)의 손상을 방지하기 위한 손상 방지 패턴(5a)을 갖는 것을 특징으로 한다. 상기 더미 패턴 영역(3) 내에 형성되는 더미 패턴은 노광 공정 후 식각 공정 동안에 반도체 칩 영역(1) 내에 형성되는 반도체 칩 패턴의 손상을 방지한다. 이와 같이, 본 발명에 따른 웨이퍼의 패턴 구조가 스크라이브 라인 영역(2)의 외곽 또는 상기 스크라이브 라인(2)과 얼라인먼트 마크 영역(5) 사이에 형성되는 더미 패턴 영역(3)과 얼라인먼트 마크 영역(5) 내에 형성되는 손상 방지 패턴(5a)을 가짐으로써, 식각 공정 동안에 발생되는 반도체 칩 패턴 및 얼라인먼트 마크 패턴(5d)의 손상이 방지된다. 이러한, 반도체 칩 패턴과 얼라인먼트 마크 패턴(5d)의 손상 방지는 얼라인먼트 마크 패턴(5d)의 손상으로 인한 웨이퍼 정렬 시스템의 오동작이 방지될 뿐만 아니라, 반도체 칩 패턴의 손상 방지에 의해 반도체 칩의 불량률이 감소됨으로써, 반도체 제조 공정의 수율이 크게 향상된다.

도 2를 참조하면, 본 발명에 따른 웨이퍼 패턴 구조는 반도체 칩 영역(1), 스크라이브 라인 영역(2), 더미 패턴 영역(3), 노광 분산 방지 영역(4) 및 얼라인먼트 마크 영역(5)을 포함한다. 여기서, 상기 얼라인먼트 마크 영역들(5)은 도 1과 같이, 웨이퍼의 외곽 영역(10a, 10b, 10c, 10d)에 형성된다. 상기 반도체 칩 영역(1)은 반도체 칩 패턴(도시되지 않음)이 형성되는 영역으로서, 스크라이브 라인 영역(2)을 통해서 각 반도체 칩 패턴의 영역이 구분된다. 상기 스크라이브 라인 영역(2)은 상기 반도체 칩 영역(1)의 내부에 형성되고 그리고 상기 반도체 칩 영역(1)의 외부에 둘러쌓여지며, 상기 반도체 칩 영역(1) 내에 형성되는 각 반도체 칩 패턴 영역들을 구분한다. 그리고, 도시되지는 않았지만, 상기 스크라이브 라인 영역(2) 상에는 웨이퍼의 정렬을 검증하기 위한 얼라인먼트 마크 패턴들이 형성된다.

상기 더미 패턴 영역(3)은 상기 반도체 칩 영역(1)의 외부에 둘러쌓여진 스크라이브 라인 영역(2)과 얼라인먼트 마크 영역들(5) 사이에 형성될 수 있으며, 노광 공정 후의 식각 공정 동안에, 상기 반도체 칩 영역(1) 상에 형성되는 반도체 칩 패턴과 상기 얼라인먼트 마크 영역(5) 내의 얼라인먼트 마크 패턴들(5d)의 손상을 방지한다. 상기 노광 분산 방지 영역(4)은 상기 스크라이브 라인 영역(2)과 상기 더미 패턴 영역(3) 그리고 상기 더미 패턴 영역(3)과 얼라인먼트 마크 영역들(5) 사이에 크롬(CrO2) 재질로 코팅되며, 노광 공정 동안에 노광기로부터 제공되는 노광의 분산을 방지한다. 상기 얼라인먼트 마크 영역(5)은 반도체 칩 영역(1)의 외부를 둘러싼 스크라이브 라인 영역(2) 외부의 소정의 영역에 형성되며, 상기 얼라인먼트 마크 영역(5) 내에는 노광 공정 이전에 웨이퍼를 정렬하기 위한 얼라인먼트 마크들(5d)이 형성된다.

도 3을 참조하면, 상기 영역들(1, 2, 3, 4, 5) 중 상기 얼라인먼트 마크 영역(5) 내에는 손상 방지 패턴 영역(5a), 금지 영역(5b) 그리고 얼라인먼트 마크 영역(5c)이 형성된다. 상기 손상 방지 패턴 영역(5a) 내에는 노광 공정 후의 식각 공정 동안에 상기 얼라인먼트 마크 패턴(5d)의 손상을 방지하기 위한 소정 형태(예를 들어, 수평의 직선 패턴, 수직의 직선 패턴 또는 메인 칩의 패턴 등)의 손상 방지 패턴(5a)이 형성된다. 상기 금지 영역(5b) 내에는 노광 공정 이전의 노광기의 정렬을 보장하기 위해 아무런 패턴도 형성되지 않는다. 상기 얼라인먼트 마크 영역(5c)내에는 노광기의 정렬을 위한 소정 형태의 상기 얼라인먼트 마크 패턴들(5d)이 형성된다.

종래의 문제점에서도 언급했던 바와 같이, 일반적인 웨이퍼 상에 형성된 반도체 패턴에는 식각 공정, 다시 말해 CMP 공정 동안에 많은 손상이 가해진다. 이로 인해, 반도체 제조 공정의 수율이 저하되는 문제점이 발생되었다. 본 발명의 웨이퍼의 패턴 구조에서는 이러한 문제점을 개선하고자 상기 얼라인먼트 마크 영역(5) 내에 얼라인먼트 마크 패턴들(5d)의 손상을 방지하기 위한 손상 방지 패턴(5a)을 포함한다. 여기서, 상기 손상 방지 패턴 영역(5a)은 상기 얼라인먼트 마크 패턴 영역(5c)에서 약 300μm 정도나 그 이상의 거리가 유지되는 것이 바람직하며, 상기 손상 방지 패턴(5a)의 공간과 각 넓이는 약 1μm가 바람직하지만, 그 넓이는 어떠한 크기이어도 무방하다.

그리고, 상기 웨이퍼 패턴 구조에서는 상기 반도체 칩 영역(1)을 둘러싼 스크라이브 라인 영역(2)의 외곽에 형성된 더미 패턴 영역(3)을 더 포함한다. 여기서, 상기 더미 패턴 영역(3)의 폭은 약 1 ∼ 2 mm(milli meter) 정도가 적당하며, 상기 더미 패턴은 소정의 형태(예를 들어, 직선 패턴 등)를 가지며, 각 라인 간의 거리는 약 1μm(micro meter)가 바람직하다. 상기 더미 패턴(3) 영역 내에 형성되는 더미 패턴은 노광 공정 후의 CMP를 이용한 식각 공정 동안에 반도체 칩 패턴의 손상을 방지하는 역할을 한다.

이와 같이, 본 발명에 따른 웨이퍼 패턴 구조에서는 상기 얼라인먼트 마크 영역(5) 내의 얼라인먼트 마크 패턴(5d)의 손상을 방지하기 위한 손상 방지 패턴(5a)과 반도체 칩 영역(1) 내의 반도체 칩 패턴의 손상을 방지하기 위한 더미 패턴 영역(3)의 더미 패턴을 가짐으로써, 반도체 칩 패턴과 상기 얼라인먼트 마크 패턴들의 손상이 방지되고, 이에 따라 반도체 제조 공정의 불량률이 감소되어 반도체 제조 공정의 수율이 향상된다.

이상에서, 본 발명에 따른 웨이퍼 패턴 구조를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.

상기한 바와 같이, 본 발명에 따른 웨이퍼의 패턴 구조가 반도체 칩 패턴 및 얼라인먼트 마크 패턴들의 손상을 방지하기 위한 패턴 구조를 가짐으로써, 반도체 칩 패턴 및 얼라인먼트 마크 패턴들의 손상에 의한 불량률이 감소되고, 이에 따라 반도체 제조 공정의 수율이 향상된다.

Claims (3)

1. 복수 개의 반도체 칩 패턴들이 형성되는 반도체 칩 영역 및;

   노광 공정 동안에 웨이퍼를 정렬하기 위한 얼라인먼트 마크 패턴들이 형성되는 얼라인먼트 마크 영역들을 포함하고,

   상기 각 얼라인먼트 마크 영역은,

   상기 얼라인먼트 마크 패턴이 형성되는 제 1의 영역과,

   노광 공정 후의 식각 공정 동안에 상기 얼라인먼트 마크 패턴의 손상을 방지하기 위한 소정 형태의 손상 방지 패턴이 형성되는 제 2의 영역 및,

   상기 얼라인먼트 마크 패턴과 상기 손상 방지 패턴 사이에 지정되는 금지 영역을 포함하는 웨이퍼 패턴 구조.
2. 제 1항에 있어서,

   상기 웨이퍼는 상기 반도체 칩 영역 외각에 형성되며, 상기 식각 공정 동안에 상기 반도체 칩 패턴들의 손상을 방지하기 위한 소정 형태의 더미 패턴을 부가적으로 포함하는 웨이퍼 패턴 구조.
3. 제 2항에 있어서,

   상기 손상 방지 패턴은 평행 직선 형태인 웨이퍼 패턴 구조.