KR20010059550A

KR20010059550A - 반도체 소자의 제조 방법

Info

Publication number: KR20010059550A
Application number: KR1019990067067A
Authority: KR
Inventors: 윤영식; 채수진
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-12-30
Filing date: 1999-12-30
Publication date: 2001-07-06

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 IMO를 2㎛ 두께로 증착하고 비아 콘택 마스크시 WEE를 2.5mm 까지 처리하던 것을 1.3mm 까지 처리하여 레이저 마킹이 형성되는 지역인 1.5∼2.5mm 부분에 IMO 가 평탄화 공정 후 0.7㎛ 이 남도록 하여 마킹 홀의 단차가 3.25∼3.95㎛ 이 되도록 하고, 텅스텐을 증착한 후 에치-백 처리시 홀 지역 텅스텐이 제거 되도록 함으로써, 텅스텐 난반사로 인한 마킹이 보이지 않는 문제점을 해결하여 레이저 마킹을 IPO3 BPSG를 증착한 후 다시 진행할 경우 생기는 결함이 메탈 콘택 포토레지스트 제거시 습식 싱크에서 웨이퍼 전면으로 흘러 나오는 것으로 인해 수율이 감소하는 것을 방지할 수 있다.

Description

반도체 소자의 제조 방법 {Method for manufacturing a semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 제조공정 중 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하 'CMP'라 함)등의 평탄화 공정이 많이 적용됨에 따라 웨이퍼를 인식하게 하는 레이져 마크(Laser Marker)가 제대로 인식되지 않는 문제점을 해결할 수 있는 반도체 소자의 제조방법에 관한 것이다.

일반적으로 0.18㎛ 이하의 고집적 소자에서 레이저 마킹방법은 베어 웨이퍼(Bare Wafer)의 플랫 존(Flat Zone)의 중앙에서 왼쪽으로 4mm, 상부로 2.5mm 의 위치에 글자 크기 1mm 로 레이저 빔을 이용하여 홀을 4㎛ 정도로 형성한다.

이후 ISO 마스크시 웨이퍼 에지 2.3mm를 제외하고(Wafe Edge Exclusio, ; 이하 'WEE'라 함) 마스크 공정을 진행한 후 식각하여 질화막 제거시 마킹이 형성되는 1.5∼2.5mm 지역의 필름은 완전히 제거된다.

워드라인까지 형성시 WEE 처리를 2.5mm 까지 하고 식각시 레이저 마크 홀에 남아 있는 단차는 0.46㎛ 가 된다.

제1 IPO 로 BPSG 1㎛를 증착하고 평탄화 공정을 거치면 워드라인 상부 0.3㎛의 단차가 남고 2.5mm 이하 총 단차는 0.76㎛가 된다.

제1 IPO 필름위에 산화막 0.13㎛를 증착하고 폴리2 콘택 마스크시 WEE 처리를 1.9mm 까지 하고 식각하면 1.9∼2.1mm 까지는 0.28∼0.58㎛의 단차를 형성한다.

비트라인을 형성한 후 제2 IPO BPSG 0.8㎛을 증착하고 평탄화 공정을 비트라인 위 0.2㎛의 단차가 남도록 진행을 하고 폴리3 스토퍼 0.015㎛, 산화막 0.15㎛를 증착한 후 폴리3 콘택 마스크시 WEE 처리를 1.5mm 까지 하고 식각하면 1.5∼1.9mm 까지 0.5∼0.7㎛, 1.9∼2.1mm 까지 0.7∼0.9㎛, 2.1∼2.5mm 까지 0.9∼1.2㎛ 의 단차가 남는다.

이 후 폴리3, ONO2,3 폴리4를 증착하고 WEE 처리를 하여 식각할 경우 위 단차에서 0.3㎛ 정도가 1.5∼2.5mm 지역에 추가된다.

IPO3 BPSG를 증착한 후 폴리4 위에 0.3㎛ 가 남도록 평탄화 공정을 진행하고 IPO3 HTO 산화막을 0.05㎛ 증착하면 1.5∼1.9mm 까지 1.15∼1.35㎛, 1.9∼2.1mmmm 까지 135∼1.55㎛, 2.1∼2.5mm 까지는 1.55∼1.85㎛ 의 단차가 남게 된다.

메탈 콘택 마스크시 WEE 처리를 1.5mm 까지 하고 식각하고 메탈-1을 0.6㎛ 증착하고, 메탈-1 마스크시 WEE 처리를 2.5mm 까지 하고 식각하면 1.5∼2.5mm 까지 약 1㎛ 정도 단차가 증가한다.

IMO를 두 번에 걸쳐 2㎛ 정도 증착하고 비아 콘택 마스크시 WEE 처리를 2.5mm 까지 처리를 하고 식각을 하면 2.5mm 이하에서의 산화막층은 제거가 된다.

이 후 텅스텐을 0.5㎛ 증착하고 에치-백 공정을 진행하면 마킹이 형성되는 지역인 1.5∼2.5mm 까지의 지역의 마킹 홀의 적층된 단차는 텅스텐을 포함하여 2.65∼3.35㎛ 정도가 되고 마킹 홀이 4㎛ 되므로 텅스텐 에치-백시 텅스텐이 제거되지 않는다.

이때 남은 텅스텐이 빛의 난반사를 일으켜 전공정이 끝난 후 레이저 마킹이 보이지 않게 된다.

따라서 메탈 공정 전 IPO3 BPSG를 증착한 후 리이저 마킹을 웨이퍼의 중앙부분에서 위로 4mm, 왼쪽으로 7mm 에 다시 한번 진행하고 있으며, 이 후 메탈 콘택 식각 후 포토레지스트 제거시 습식 싱크에서 두 번째 레이저 마킹때 발생한 결함이 웨이퍼 전면에 흘러 수율이 저하되는 문제가 발생한다.

따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 IMO을 일정 두께 증착하고 비아 콘택 마스크시 WEE 처리를 1.3 mm 까지 처리하여 레이저 마킹이 형성되는 홀의 단차가 3.25∼3.95㎛ 가 되도록 하여 텅스텐을 증착한 후 에치-백 처리시 홀 지역 텅스텐이 제거되도록 함으로써 난반사로 인한 마킹이 보이지 않는 종래의 문제점을 해결할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

도 1 내지 도 6 은 본 발명의 방법에 따른 반도체 소자의 제조 공정 단계를 도시한 단면도

<도면의 주요 부분에 대한 부호의 설명>

1 : 베어 웨이퍼 3 : ISO 층

5 : ISO 마스크 7 : 폴리-1 층(워드라인)

9 : 폴리-1 마스크 11 : 제1 IPO

13 : LPC 마스크 15 : 폴리-2 층

17 : 폴리-2 마스크 19 : 제2 IPO

23 : 폴리-3 콘택 마스크 29,31 : IMO

33 : 비아 콘택 마스크

상기 목적을 달성하기 위한 본 발명의 방법에 따른 반도체 소자의 제조방법은,

베어 웨이퍼의 플랫 존의 중앙에서 우측으로 4mm, 상부로 2.5mm 의 위치에 글자 크기 1mm 로 레이저 빔을 이용하여 홀을 4㎛ 단차로 형성하는 단계와;

ISO 층을 증착하고 마스크시 WEE 처리를 2.3mm 까지 한 후 식각하는 단계와;

워드라인 층을 형성하고, 마스크시 WEE를 2.5mm 까지 처리하고 식각하는 단계와;

제1 IPO 로 BPSG를 1㎛ 두께로 증착하고 평탄화 공정을 거치면 워드라인 상부에 0.3㎛의 단차가 남도록 하는 단계와;

LPC 콘택 마스크시 WEE 처리를 2.5mm 까지 하고 식각한 후, 랜딩 프러그 폴리를 0.3㎛ 증착하고 평탄화 공정으로 상기 제1 IPO층을 0.1㎛ 더 제거되도록 하는 단계와;

제1 IPO층의 상부에 산화막을 0.13㎛ 증착하고 폴리-2 콘택 마스크시 WEE 처리를 1.9mm 까지 하고 식각을 하는 단계와;

폴리-2 층을 증착하고 폴리- 마스크시 WEE 처리를 2.5mm 까지 하고 식각하는 단계와;

제2 IPO 층으로 BPSG 0.8㎛를 증착하고 평탄화 공정을 비트라인 위 0.2㎛ 의 단차가 남도록 진행하는 단계와;

폴리-3 스토퍼 0.015㎛, 산화막 0.14㎛를 증착한 후, 폴리-3 콘택 마스크시 WEE 처리를 1.5mm 까지 하고 식각하는 단계와;

폴리-3, ONO2-3, 폴리-4를 증착하고 폴리-4 마스크시 WEE 처리를 1.5mm 까지 하고 식각하는 단계와;

제3 IPO 층으로 BPSG를 증착하고, 폴리-4 위에 0.3㎛ 가 남도록 평탄화 공정을 진행하고, 제3 IPO HTO를 0.05㎛ 증착하는 단계와;

메탈 콘택 마스크시 WEE 처리를 1.5mm 까지 하고 식각하는 단계와;

메탈-1을 0.6㎛ 증착하고, 메탈-1 마스크시 WEE 처리를 2.5mm 까지 하고 식각하는 단계와;

IMO를 두 번에 걸쳐 2㎛ 두께로 증착하고, 평탄화 공정으로 0.7㎛만 남도록 하는 단계와;

비아 콘택 마스크시 WEE 처리를 1.3mm 까지 하여 식각하는 단계와;

텅스텐 플러그를 0.5㎛ 증착하여, 레이저 마킹 홀에는 텅스텐을 포함하여 3.25∼3.95㎛ 의 단차가 형성되도록 하는 단계와;

텅스텐 플러그 에치-백 공정시 130% 과도 시각을 진행하여 마킹 홀 내부의 텅스텐이 전부 제거되도록 하는 단계와;

이 후 메탈-2 및 리페어 마스크시 WEE 처리를 2.5mm 까지 하여 식각을 진행하여 더 이상의 필름이 적층되지 않도록 하는 단계를 포함하는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하기로 한다.

도 1 내지 도 6 은 본 발명의 방법에 따라 웨이퍼를 인식하게 하는 레이져 마크의 인식을 할 수 있는 방법을 설명하기 위한 공정 단계를 도시한 단면도이다.

상기 도면을 참조하면,

베어 웨이퍼(1)의 플랫 존(Flat Zone)의 중앙에서 우측으로 4mm, 상부로 2.5mm 의 위치에 글자 크기 1mm 로 레이저 빔을 이용하여 홀을 4㎛ 단차로 형성한다.

이후 ISO 층(3)을 증착하고 마스크시 WEE를 2.3mm 까지 처리하고 식각을 한다.

워드라인 층(7)을 형성하고, 마스크시 WEE를 2.5mm 까지 처리하고 식각을 한다.

다음, 제1 IPO(11) 로 BPSG를 1㎛ 두께로 증착하고 평탄화 공정을 거치면 워드라인 상부 0.3㎛의 단차가 남는다.

다음, LPC 콘택 마스크시 WEE 처리를 2.1mm 까지 하고, 식각 한 후 랜딩 프러그 폴리(15)를 0.3㎛ 증착하고 평탄화 공정으로 상기 제1 IPO층(11)을 더 제거되도록 한다.

다음, 제1 IPO층(11)의 상부에 산화막을 0.13㎛ 증착하고 폴리-2 콘택 마스크시 WEE 처리를 1.9mm 까지 하고 식각을 한다.

다음, 폴리-2 층(15)을 증착하고 폴리- 마스크시 WEE 처리를 2.5mm 까지 하고 식각을 한다.

제2 IPO 층(19)으로 BPSG 0.8㎛를 증착하고 평탄화 공정을 비트라인 위 0.2㎛ 의 단차가 남도록 진행을 한다.

폴리-3 스토퍼 0.015㎛, 산화막 0.14㎛를 증착한 후, 폴리-3 콘택 마스크시 WEE 처리를 1.5mm 까지 하고 식각을 한다.

이 후 폴리3, ONO2,3 폴리-4를 증착하고 폴리-4 마스크시 WEE 처리를 1.5mm 까지 하고 식각을 한다.

IPO3 BPSG를 증착하고, 폴리-4 위에 0.3㎛ 가 남도록 평탄화 공정을 진행하고, IPO3 HTO 산화막을 0.05㎛ 증착한다.

메탈 콘택 마스크시 WEE 처리를 1.5mm 까지 하고 식각하고 메탈-1을 0.6㎛ 증착하고, 메탈-1 마스크시 WEE 처리를 2.5mm 까지 하고 식각한다.

메탈-1(27)을 0.6㎛ 증착하고 메탈 마스크시 WEE 처리를 2.5mm 까지 하고 식각을 한다.

다음 IMO(29,31)를 두 번에 걸쳐 2㎛ 두께로 증착하고, 평탄화 공정으로 0.7㎛만 남도록 한다.

그리고 비아 콘택 마스크시 WEE 1.3mm 까지 하여 식각을 하고, 텅스텐 플러그를 0.5㎛ 증착한다.

이상 상기한 공정까지 진행시 레이저 마킹 홀에는 텅스텐을 포함하여 3.25∼3.95㎛ 의 단차가 형성된다.

텅스텐 플러그 에치-백 공정시 130% 과도 시각을 진행하여 마킹 홀 내부의 텅스텐이 전부 제거되도록 하다.

이 후 메탈-2 및 리페어 마스크시 WEE 처리를 2.5mm 까지 하여 식각을 진행하여 마킹 홀에 더 이상의 필름이 증착되지 않도록 한다.

이상에서 상술한 바와 같이, 본 발명은 IMO 2㎛을 증착하고 비아 콘택 마스크시 WEE를 2.5mm 까지 처리하던 것을 1.3mm 까지 처리하여 레이저 마킹이 형성되는 지역인 1.5∼2.5mm 부분에 IMO 가 평탄화 공정 후 0.7㎛ 이 남도록 하여 마킹 홀의 단차가 3.25∼3.95㎛ 이 되도록 하여 텅스텐을 증착한 후 에치-백 처리시 홀 지역 텅스텐이 제거 되도록 함으로써, 텅스텐 난반사로 인한 마킹이 보이지 않는 문제점을 해결하여 레이저 마킹을 IPO3 BPSG를 증착한 후 다시 진행시 생기는 결함이 메탈 콘택 포토레지스트 제거시 습식 싱크에서 웨이퍼 전면으로 흘러 나오는 것으로 인해 수율이 감소하는 것을 방지할 수 있다.

Claims

베어 웨이퍼의 플랫 존의 중앙에서 우측으로 4mm, 상부로 2.5mm 의 위치에 글자 크기 1mm 로 레이저 빔을 이용하여 홀을 4㎛ 단차로 형성하는 단계와;

ISO 층을 증착하고 마스크시 WEE 처리를 2.3mm 까지 한 후 식각하는 단계와;

워드라인 층을 형성하고, 마스크시 WEE를 2.5mm 까지 처리하고 식각하는 단계와;

제1 IPO 로 BPSG를 1㎛ 두께로 증착하고 평탄화 공정을 거치면 워드라인 상부에 0.3㎛의 단차가 남도록 하는 단계와;

LPC 콘택 마스크시 WEE 처리를 2.5mm 까지 하고 식각한 후, 랜딩 프러그 폴리를 0.3㎛ 증착하고 평탄화 공정으로 상기 제1 IPO층을 0.1㎛ 더 제거되도록 하는 단계와;

제1 IPO층의 상부에 산화막을 0.13㎛ 증착하고 폴리-2 콘택 마스크시 WEE 처리를 1.9mm 까지 하고 식각을 하는 단계와;

폴리-2 층을 증착하고 폴리- 마스크시 WEE 처리를 2.5mm 까지 하고 식각하는 단계와;

제2 IPO 층으로 BPSG 0.8㎛를 증착하고 평탄화 공정을 비트라인 위 0.2㎛ 의 단차가 남도록 진행하는 단계와;

폴리-3 스토퍼 0.015㎛, 산화막 0.14㎛를 증착한 후, 폴리-3 콘택 마스크시 WEE 처리를 1.5mm 까지 하고 식각하는 단계와;

폴리-3, ONO2-3, 폴리-4를 증착하고 폴리-4 마스크시 WEE 처리를 1.5mm 까지 하고 식각하는 단계와;

제3 IPO 층으로 BPSG를 증착하고, 폴리-4 위에 0.3㎛ 가 남도록 평탄화 공정을 진행하고, 제3 IPO HTO를 0.05㎛ 증착하는 단계와;

메탈 콘택 마스크시 WEE 처리를 1.5mm 까지 하고 식각하는 단계와;

메탈-1을 0.6㎛ 증착하고, 메탈-1 마스크시 WEE 처리를 2.5mm 까지 하고 식각하는 단계와;

IMO를 두 번에 걸쳐 2㎛ 두께로 증착하고, 평탄화 공정으로 0.7㎛만 남도록 하는 단계와;

비아 콘택 마스크시 WEE 처리를 1.3mm 까지 하여 식각하는 단계와;

텅스텐 플러그를 0.5㎛ 증착하여, 레이저 마킹 홀에는 텅스텐을 포함하여 3.25∼3.95㎛ 의 단차가 형성되도록 하는 단계와;

텅스텐 플러그 에치-백 공정시 130% 과도 시각을 진행하여 마킹 홀 내부의 텅스텐이 전부 제거되도록 하는 단계와;

이 후 메탈-2 및 리페어 마스크시 WEE 처리를 2.5mm 까지 하여 식각을 진행하여 더 이상의 필름이 적층되지 않도록 하는 단계를 포함하는 반도체 소자의 제조방법.