KR20020010664A - 트렌치 개방 방법 - Google Patents
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Abstract
본 발명에 따라, 기판(102) 상에 패드 스택(104)을 제공하는 단계; 상기 패드 스택 상에, 상기 패드 스택을 기준으로 선택적으로 제거가능한 하드 마스크층(106)을 형성하는 단계, 상기 하드 마스크층 상에, 상기 하드 마스크층을 기준으로 선택적으로 제거가능하고 스캘로핑을 방지하기에 충분한 두께를 갖는 레지스트층을 패터닝하는 단계, 상기 패드 스택 아래로 상기 레지스트층에 대해 상기 하드 마스크층을 선택적으로 에칭하는 단계; 및 상기 레지스트층을 제거하는 단계를 포함한다. 상기 레지스트층을 제거한 후, 상기 패드 스택은 상기 기판 아래로 홀이 개방되도록 상기 하드 마스크층에 대해 선택적으로 에칭된다.
Description
반도체 산업에서, 보다더 작은 부품의 개선된 성능을 제공하는 것이 크게 제기되고 있다. 반도체 장치에서, 반도체 메모리는 성능을 제한한다. 반도체 메모리 부품의 성능은 일 세대에서 다음 세대로의 설계 레벨 증가시 수행하는데 요구된다. 일 실시예에서, 다이나믹 랜덤 액서스 메모리의 캐패시터 셀에 사용되는 깊은 트렌치를 위한 캐패시턴스 값의 증가시킬 필요성이 요구된다.
캐패시턴스는 깊은 트렌치 내의 저장 노드의 표면 영역을 증가시킴으로써 깊은 트렌치 캐패시터에 대해 증가될 수 있다. 그러나, 각각의 로우(row) 또는 칼럼(column)이 새로운 크기의 트렌치의 증가된 길이 및/또는 폭만큼 증가되어야 하기 때문에 셀의 길이 또는 폭의 증가는 반도체 메모리 장치의 레이아웃 면적에 영향을 준다. 따라서, 이러한 방법은 바람직하지 못하다.
저장 노드의 표면 면적은 트렌치 깊이를 증가시킴으로써 증가될 수 있다. 이는 난해한 과제로 밝혀졌다. 깊은 트렌치의 깊이는 기판의 깊은 트렌치 개구부를 에칭하는데 하드 마스크에 의해 제한된다.
도 1을 참조로, 반도체 메모리 장치(10)는 기판(12), 바람직하게 실리콘 기판을 포함한다. 패드 스택(14)이 기판(12) 상에 증착된다. 패드 스택(14)은 실리콘 산화물층(16)과 질화물층(18)을 포함할 수 있다. 하드 마스크층(20)은 패드 스택(14) 상에 형성된다. 하드 마스크층(20)은 예를 들어, 보로실리케이트 글라스를 포함할 수 있다. 레지스트층(22) 패터닝을 보조하도록 하드 마스크층(20) 상에 무반사 코팅(ARC)(21)이 증착된다. 레지스트층(22)이 ARC 층(21) 상에 형성되고 또다른 공정 단계에서 깊은 트렌치가 에칭되는 위치 위로 패턴화된다. 레지스트층(22)은 약 600nm 내지 약 800nm의 두께로 상대적으로 두껍다. 레지스트층(22)은 나중 단계에서 하드 마스크층(20) 및 패드 스택(14)을 에칭하기에 충분한 양의 시간을 제공하기 위해 적어도 600nm의 두께가 요구된다.
도 2를 참조로, 에칭 공정은 깊은 트렌치를 형성하기위해 기판(12)을 에칭하기 위한 마스크를 형성하도록 수행된다. 종래의 공정은 ARC층(21), 하드 마스크층(20) 및 패드 스택(14)을 뚫고 에칭된다. 에칭은 레지스트층(22)에 대해 선택적이지만, 레지스트층(22)은 에칭 공정으로 인해 부식되기 때문에, 충분한 두께로 레지스트층(22)이 유지되어야 한다. 에칭은 기판(12)에 도달할 때까지 계속된다. 다음, 레지스트층(22)과 ARC층(21)이 도 3에 도시된 것처럼 층 적층의 상부 표면으로부터 제거된다. 이는 기판(12)을 에칭하기 위해 상부 표면 상에 하드 마스크층(20)을 제공한다. 하드 마스크층(20)은 600nm 내지 700nm 두께이다. 두꺼운 하드 마스크층(20)의 에칭은 두꺼운 레지스트층(22)을 필요로하기 때문에 두꺼운 두께는 피하며, 레지스트층(22)의 두께는 리소그라피 공정에 의해 제한된다. 레지스트층(22)이 너무 얇아지면 에칭하는 동안 에칭 공정에 의해 층(22) 상의 불가피한 손상으로 인해 에칭된 개구부에 스캘로핑(scalloping)이 발생한다. 이러한 스캘로핑은 바람직하지 않으며 하드 마스크층(20) 두께를 감소시켜 트렌치 깊이를 감소시킨다.
도 4를 참조로, 하드 마스크층(20)은 기판(12)에 트렌치(28)를 형성하기 위해 선택 에칭 마스크를 제공한다. 하드 마스크(20)는 에칭 공정 동안 부식되어 충분한 두께의 하드 마스크층(20)이 제공되어야 한다. 불행히도, 하드 마스크층(20) 두께는 상기 설명된 것처럼 리소그라피 공정과 레지스트층(22)의 두께에 의해 제한된다. 두꺼운 하드 마스크층은 두꺼운 레지스트층(22)을 요구한다. 따라서, 하드 마스크층의 두께는 제한되는 트렌치(28)의 깊이로 인해 제한된다. 기판(12)에 형성된 종래의 트렌치는 0.2 미크론 규칙에 대해 일반적으로 약 6 미크론 내지 약 7 미크론 사이의 깊이를 갖는다. 그러나, 트렌치 깊이가 깊을수록 장치 성능 및 수율을 증가시키기 위해 트렌치 캐패시터의 캐패시턴스 값을 증가시키는 것이 요구된다.
따라서, 반도체 장치의 깊은 트렌치 깊이를 연장하기 위한 방법에 대한 필요성이 요구되고 있다. 반도체의 공정에 주어진 레지스트 두께에서 두꺼운 하드 마스크층의 사용을 허용하는 방법에 대한 필요성 또한 요구되고 있다.
본 발명은 반도체 제조에 관한 것으로 특히 보다 얇은 레지스트층을 사용함으로써 상대적으로 두꺼운 하드 마스크를 통해 깊은 트렌치를 개방하는 방법에 관한 것이다.
도 1은 종래 기술에 따라 패턴화된 레지스트층을 갖는 반도체 장치 단면도;
도 2는 종래 기술에 따라 기판 아래로 에칭된 후의 도 1의 반도체 장치 단면도;
도 3은 종래 기술에 따라 레지스트층을 제거한 후의 도 2의 반도체 장치 단면도;
도 4는 종래 기술에 따라 기판에 트렌치을 에칭한 후의 도 3의 반도체 장치 단면도;
도 5는 본 발명에 따라 패턴화된 상대적으로 얇은 레지스트층을 갖는 반도체 장치 단면도;
도 6은 본 발명에 따라 하드 마스크층의 홀을 에칭하는데 레지스트층이 사용되는, 도 5의 반도체 장치의 단면도;
도 7은 본 발명에 따라 레지스트층이 제거된, 도 6의 반도체 장치의 단면도;
도 8은 본 발명에 따라 패드 스택의 홀을 에칭하는데 사용되는 상대적으로 두꺼운 하드마스크층의, 도 7의 반도체 장치의 단면도;
도 9는 본 발명에 따라 기판에 트렌치를 에칭한 후의 도 8의 반도체 장치 단면도;
도 10은 본 발명에 따라 하드 마스크층을 제거한 후 반도체 장치의 하이 레벨상에 콘택 및 도체를 형성하기 위해 전도성 물질을 증착한, 도 8의 반도체 장치 단면도;
도 11은 본 발명에 따라 기판에 형성된 깊은 트렌치를 나타내는 스캐닝 전자 현미경 이미지 단면도.
본 발명에 따라, 반도체 제조시에 홀을 개방시키는 방법은 기판 상에 패드스택을 제공하는 단계, 패드 스택 상에, 패드 스택에 대해 선택적으로 제거가능한 하드 마스크층을 형성하는 단계, 하드 마스크층 상에, 하드 마스크층에 대해 선택적으로 제거가능하고 스캘로핑을 방지하기에 충분한 두께를 갖는 레지스트층을 패터닝하는 단계, 패드 스택 아래로 레지스트층에 대해 선택적으로 하드 마스크층을 에칭하는 단계, 및 레지스트층을 제거하는 단계를 포함한다. 레지스트층을 제거한 후, 패드 스택은 기판 아래로 홀이 개방되도록 하드 마스크층에 대해 선택적으로 에칭된다.
반도체 제조시 깊은 트렌치를 형성하는 방법은, 기판 상에 패드 스택을 제공하는 단계, 패드 스택 상에, 패드 스택에 대해 선택적으로 제거가능하고 약 700nm 이상의 두께를 갖는 하드 마스크층을 형성하는 단계, 하드 마스크층 상에, 하드 마스크층에 대해 선택적으로 제거가능하고 스캘로핑을 방지하도록 충분한 두께를 갖는 레지스트층을 패터닝하는 단계, 패드 스택층 아래로 레지스트층에 대해 선택적으로 하드 마스크층을 에칭하는 단계, 레지스트층을 제거하는 단계를 포함한다. 레지스트층을 제거한 후, 패드 스택은 홀이 기판 아래로 개방되도록 하드 마스크층에 대해 선택적으로 에칭되고 하드 마스크층의 두께가 0.2 미크론 규칙에 대해 7 미크론 또는 그 이상의 깊이로 깊은 트렌치가 형성되도록 마스크로서 하드 마스크층을 사용하여 깊은 트렌치를 형성하도록 기판을 에칭한다.
반도체 제조시에 콘택을 위한 홀을 개방하는 방법은, 타겟층 상에 유전체층을 제공하는 단계, 유전체층 상에, 유전체층에 대해 선택적으로 제거가능한 하드 마스크층을 형성하는 단계, 하드 마스크층상에, 하드 마스크층에 대해 선택적으로제거가능하고 스캘로핑을 방지하기에 충분한 두께를 갖는 레지스트층을 패터닝하는 단계, 유전체층 아래로 레지스트층에 대해 선택적으로 하드 마스크층을 에칭하는 단계, 레지스트층을 제거하는 단계, 레지스트층을 제거한 후, 타겟층 아래로 홀이 개방되도록 하드 마스크층에 대해 선택적으로 유전체층을 에칭하는 단계 및 콘택이 타겟층에 형성되도록 홀에 전도성 물질을 증착시키는 단계를 포함한다.
또다른 방법으로, 레지스트층을 패터닝하는 단계는 약 300nm 내지 약 800nm 두께를 갖는 레지스트층을 증착시키는 단계를 포함할 수 있다. 하드 마스크층을 형성하는 단계는 약 700nm 내지 약 3,000nm 두께를 갖는 하드 마스크층을 형성하는 단계를 포함할 수 있다. 하드 마스크층은 레지스트층에 대해 약 4:1 내지 약 8:1의 선택도를 갖는다. 패드 스택은 하드 마스크층에 대해 약 2:1 이상의 선택도를 갖는다. 하드 마스크층은 산화물 또는 유리를 포함할 수 있고 패드 스택은 질화물을 포함할 수 있다. 또다른 방법은 하드 마스크층에 무반사 코팅을 형성하는 단계를 더 포함할 수 있다. 0.2 미크론 규칙에 대해 8 또는 그 이상의 깊이로 깊은 트렌치가 형성될 수 있다. 유전체층은 하드 마스크층에 대해 약 2:1 이상의 선택도를 갖는다. 하드 마스크층은 산화물 또는 유리를 포함할 수 있고 유전체는 질화물 또는 산화물을 포함할 수 있다.
본 발명의 이러한 목적, 특징 및 장점은 이하 첨부된 도면을 참조로, 실시예부에 보다 상세히 설명된다.
본 발명은 반도체 제조에 관한 것으로 특히, 얇은 레지스트층을 사용하는 상대적으로 두꺼운 하드 마스크에 깊은 트렌치를 개방하는 방법에 관한 것이다. 깊은 마스크 형성이란 용어로 설명되었지만, 본 발명은 광범위하며 레지스트층 아래에 하드 마스크를 사용하는 임의의 마스크 개방 공정에 응용가능하다. 예를 들어, 본 발명은 반도체 메모리를 위한 하드 마스크를 사용하여 얕은 트렌치 절연/액티브 영역 마스크 개방에 응용가능하다. 본 발명은 깊은 트렌치의 형성을 보조하는 상대적으로 두꺼운 하드 마스크층을 포함한다. 하드 마스크층은 레지스트층을 사용하여 에칭되고, 하드 마스크층은 패드 스택층(또는 다른 유전체 마스크층)을 에칭하는 마스크로서 사용된다. 바람직하게 하드 마스크층을 사용하여 패드 스택을 에칭하고 레지스트층을 사용하여 하드 마스크층을 에칭함으로써, 두꺼운 하드 마스크층이 사용될 수 있다. 종래 기술에서 하드 마스크층의 두께 제한은 더 이상 제한되지 않고 트렌치는 본 발명에 따라 깊게 에칭될 수 있다.
같은 참조 부호로 몇 개의 관점에서 유사 또는 동일한 부재를 나타내는 도면과 상세한 설명 및 도 5를 참조로, 본 발명에 따른 반도체 장치(100)의 단면도를 도시한다. 타겟층(102)은 실리콘 기판, 갈륨 아세나이드 기판, 또는 액티브 영역을 포함하는 다른 기판과 같은 기판을 포함할 수 있다. 타겟층(102)은 트렌치의 형성을 위한 위치를 선택적으로 포함할 수 있다. 다른 실시예에서, 타겟층(102)은 금속층 또는 전도성 라인을 포함할 수 있다. 제 1 층(104)은 타겟층(102) 상에 증착된다.
일 실시예에서, 제 1층(104)은 다층의 유전체층을 포함하는 패드 스택을 포함할 수 있다. 예를 들어, 산화물층 및/또는 질화물층이 있다. 제 1 층(104)은 상부 레벨 도체와 타겟층(102)의 전도성층을 연결하기 위해 콘택을 통과하도록 형성된 비아를 지나는 단일 유전체층일 수 있다. 제 2층(106)은 제 1층(104) 위에 형성된다. 제 2층(106)은 제 1층(104)을 기준으로 선택적으로 에칭될 수 있다. 바람직한 실시예에서, 제 2층(106)은 보로실리케이트 글라스(BSG), 보로실리케이트 인 글라스(BPSG), 비소 실리케이트 글라스(ASG) 또는 다른 글라스와 같은 글라스 또는 산화물을 포함할 수 있다. 레지스트층(108)은 제 2층(106)을 기준으로 선택적으로 에칭가능한 제 2 층(106) 위에 형성된다. 무반사층(ARC)(107)은 레지스트층(108) 증착 이전에 증착될 수 있다. ARC층(107)은 레지스트층(108)의 형성 및 패터닝을 보조하도록 제공될 수 있다. 바람직한 실시예에서, ARC층(107) 레지스트층(108)에 대한 에칭 선택도 향상을 위한 유전체 ARC(DARC)와 같은 무기성 및 유기성 ARC를 포함한다.
본 발명에 따라, 도 5에 도시된 것처럼 마스크 스택은 제 1층(104)과 제 2 층(106) 사이의 선택도 보다 큰 제 2층(106) 대 레지스트층(108)의 선택도를 포함한다. 본 발명을 위해, 제 1층(104) 대 제 2층(106) 선택도는 바람직하게 1:1 이상이다. 제 2층(106)이 유리를 포함하는 경우, 제 2층(106) 대 레지스트층(108)의 선택도는 바람직하게 약 4:1 내지 약 8:1 이다. 제 1 층(104)이 질화물 패드 스택을 포함하는 경우, 제 1층(104) 대 제 2층(106) 선택도는 약 1:1 내지 약 6:1일 수 있다.
레지스트층(108)은 바람직하게 표준 리소그라픽 레지스트를 사용하여 제 2층(106) 상에 형성된다. 레지스트층(108)은 반도체 장치(100) 상에 트렌치 또는 콘택 홀 위치를 패턴하기 위해 표준 리소그라픽 공정을 사용하여 현상된다. 레지스트층(108)의 현상은 그아래에 제 2층(106)을 노출시키기 위해 레지스트층(108)을 뚫는 홀(110)을 제공한다. 본 발명에 따라, 레지스트층(108) 두께는 약 300nm 내지 약 800nm 사이, 바람직하게는 약 400nm 내지 약 700nm 두께를 갖는다. 레지스트층(108)과 제 2층(106) 사이의 선택도는 4-8:1로 매우 크기 때문에, 얇은 레지스트층은 이하 보다 상세히 설명되는 것처럼 사용될 수 있다.
도 6을 참조로, 홀(110)을 사용하여 패턴화된 레지스트층(108)은 제 2층 아래로 에칭되도록 에칭 마스크층으로 사용된다. 레지스트층(108)은 제 1층(104)을 에칭하는데 사용되지 않는다. 단지 제 2층(106)만을 에칭함으로써, 에칭 공정은 레지스트층(108)과 제 2 층(106) 사이의 선택도를 이용한다. 이런 방식으로, 레지스트층(108) 두께는 예를 들어, 약 300nm 내지 약 800nm 사이, 바람직하게 약 400nm 내지 약 700nm의 얇은 두께로 증착될 수 있다. 또한, 제 2 층(106)은 예를 들어 약 700nm 내지 약 3000nm 사이, 바람직하게는 약 1000nm 내지약 1500nm 사이의 두꺼운 두께로 증착될 수 있다.
일 실시예에서, 레지스트층(108) 두께는 약 650nm일 수 있다. 레지스트층(108)과 제 2층(106) 사이의 선택도를 약 5:1로 가정하면, 제 2층(하드 마스크층)(106)은 약 2500nm의 두께를 뚫고 에칭될 수 있고 스캘로핑을 방지하기에 충분한 레지스트층(108)의 남는 두께(약 150nm)를 여전히 갖게 된다.
도 7을 참조로, 제 2층(106) 에칭후, 레지스트층(108)과 ARC층(107)이 장치(100)로부터 제거된다. 이는 제 1층(104)에 대한 에칭 마스크로서 사용되는 제 2층(106)의 전체 두께를 남겨둔다.
도 8을 참조로, 에칭 공정을 제 1층(104)을 에칭하는데 사용된다. 바람직하게, 본 발명에 따른 제 2층(106) 대 제 1층(104)의 선택도는 제 1층(104)의 보다 효율적인 에칭을 제공한다. 제 2층(106) 대 제 1층(104)의 선택도는 레지스트층(108)대 제 1층(104)의 선택도 보다 크다. 종래의 방법에서, 레지스트층은 스택층과 레지스트층 사이의 선택도가 약 1.5:1 이기 때문에, 레지스트층의 부식을 야기시키는 스택층(제 1층)을 에칭하는데 사용된다. 종래의 방법에서, 스캘로핑은 제 2층(106)에 대한 에칭을 행하는 동안 크게 손상되는 얇은 레지스트층이 이미 제 1층(104)을 에칭하는데 사용되기 때문에 보다 심할 수 있다. 본 발명에 따라, 제 2층(106)은 제 1층(104)에 대한 에칭 마스크로서 사용된다. 이런 방식으로, 에칭에 대한 선택도는 2:1 또는 그 이상일 수 있다. 제 2층(106)은 상기 설명된 것처럼 본 발명에 따라 두꺼운 것이 바람직하다. 또한, 제 2층(106)의 두께는 선택도 장점으로 인해 덜 부식되기 때문에 보호된다. 홀(103)은 타겟층(102)(예를 들어, 기판) 아래로 형성된다.
도 9를 참조로, 타겟층(102)은 마스크로서 제 2층(106)을 사용하여 에칭된다. 바람직하게, 본 발명은 두꺼운 제 2층(하드 마스크층)(106)을 제공한다. 이는 깊은 트렌치(112)를 형성하는 타겟층(102)의 긴 에칭 시간을 가능케 한다. 바람직한 실시예에서, 타겟층(102)은 반도체 기판을 포함하고, 제 1층(104)은 패드스택을 포함하고 제 2층(106)은 하드 마스크층을 포함한다. 트렌치(112)는 예를 들어, 다이나믹 랜덤 액서스 메모리(DRAM)와 같은 메모리 셀의 트렌치 캐패시터를 위한 깊은 트렌치를 포함한다. 마찬가지로 다른 메모리가 사용될 수도 있다.
도 10을 참조로, 변형 실시예에서, 타겟층(102)은 액티브 영역(확산 영역) 또는 그 위에 전도성 영역(114)을 포함할 수 있다. 마스크로서 제 2층(106)을 사용하여(도 8 참조), 제 1층(104')은 타겟층(102) 아래로 패턴화된다. 액티브 영역(확산 영역) 또는 전도성 영역을 장치(100)의 높은 레벨의 금속 라인(118) 또는 다른 도체와 연결하기 위해 홀 또는 비아(116)에 콘택(115)이 형성될 수 있다. 제 1층(104')은 바람직하게 질화물인 유전체층을 포함하나, 산화물 또는 다른 유전체 물질이 상기 설명된 것처럼 인접층을 기준으로 선택도 특성을 갖는데 사용될 수 있다. 다른 높은 어스펙트비 에칭 공정도 마찬가지로 본 발명을 사용할 수 있다. 폭 대 깊이의 어스펙트비는 예를 들어 1:4 또는 그 이상일 수 있다.
도 11을 참조로, 본 발명에 따라 에칭된 기판에 형성된 깊은 트렌치의 단면이 스캐닝 전자 주사현미경(SEM) 이미지에 기초하여 도시된다. 깊은 트렌치(212)는 본 발명에 따라 기판(210)에 형성되며 놀라운 수율을 나타낸다. 깊은 트렌치(212)는 0.175 미크론 규칙에 대해 종래의 트렌치 위에 50% 만큼의 깊이를 연장시킨다. 이는 스캘로핑없이 깊은 트렌치 형성 공정의 현저한 개선을 나타낸다. 또한, 트렌치의 표면 영역 또한 증가한다. 트렌치(212)는 1,200nm의 하드 마스크층이 0.175 미크론 규칙에 대해 사용되는 경우 8 미크론 깊이로 연장된다. 본 발명은 6 미크론 또는 그 이상의 깊이를 달성할 수 있으며, 바람직하게 깊이는0.175 미크론 규칙에 대해 8 미크론 이상이다. 본 발명은 깊은 트렌치에 대해서만 허용되는 것은 아니며, 스캘로핑 없는 트렌치를 형성한다.
상이한 트렌치 개방 공정을 위해 설명된 바람직한 실시예(도시를 위한 것으며 제한되는 것은 아니다)에서, 주목할 것은 상기 설명으로 당업자는 변조 및 변형을 이룰수 있다는 것이다. 따라서, 첨부된 도면을 개요로하여 본 발명의 범주 및 정신 내에서 개시된 발명의 특정 실시예에서 변경이 가능하다. 따라서, 특허법에서 요구되는 항목으로 발명을 설명하여, 첨부된 청구항은 특허증에 의해 보호되는 것이다.
Claims (21)
- 기판 상에 패드 스택을 제공하는 단계;상기 패드 스택 상에, 상기 패드 스택을 기준으로 선택적으로 제거가능한 하드 마스크층을 형성하는 단계;상기 하드 마스크층 상에, 상기 하드 마스크층을 기준으로 선택적으로 제거가능하고 스캘로핑을 방지하기 위한 두께를 갖는 레지스트층을 패터닝하는 단계;상기 패드 스택 아래쪽으로 상기 레지스트층에 대해 상기 하드 마스크층을 선택적으로 에칭하는 단계;상기 레지스트층을 제거하는 단계; 및상기 레지스트층을 제거한 후에, 상기 기판 아래로 홀이 개방되도록 상기 하드 마스크층에 대해 상기 패드 스택을 선택적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 제조시 홀 개방 방법.
- 제 1 항에 있어서, 상기 레지스트층 패터닝 단계는 약 300nm 내지 약 800nm 사이의 두께를 갖는 레지스트층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 2 항에 있어서, 하드 마스크층 형성 단계는 약 700nm 내지 약 3000nm 사이의 두께를 갖는 하드 마스크층을 형성하는 단계를 포함하는 것을 특징으로 하는방법.
- 제 1 항에 있어서, 상기 하드 마스크층은 상기 레지스트층에 대해 약 4:1 내지 약 8:1의 선택도를 갖는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 패드 스택은 상기 하드 마스크층에 대해 약 2:1 이상의 선택도를 갖는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 하드 마스크층은 산화물 및 유리중 하나를 포함하고 상기 패드 스택은 질화물을 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 하드 마스크층에 무반사 코팅을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 기판 상에 패드 스택을 제공하는 단계;상기 패드 스택 상에, 상기 패드 스택을 기준으로 선택적으로 제거가능하고 약 700nm 이상의 두께를 갖는 하드 마스크층을 형성하는 단계;상기 하드 마스크층 상에, 상기 하드 마스크층을 기준으로 선택적으로 제거가능하고 스캘로핑을 방지하는 두께를 갖는 레지스트층을 패터닝하는 단계;상기 패드 스택층 아래로 상기 레지스트층에 대해 상기 하드 마스크층을 선택적으로 에칭하는 단계;상기 레지스트층을 제거하는 단계;상기 레지스트층을 제거한 후, 상기 기판 아래로 홀이 개방되도록 상기 하드 마스크층에 대해 상기 패드 스택을 에칭하는 단계;상기 하드 마스크층의 두께가 7 미크론 또는 그 이상의 깊이의 깊은 트렌치 형성을 가능케하도록 마스크로서 상기 하드 마스크층을 사용하여 깊은 트렌치를 형성하도록 기판을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 제조시 깊은 트렌치 형성 방법.
- 제 8 항에 있어서, 상기 레지스트층을 패터닝하는 단계는 약 300nm 내지 약 800nm 사이의 두께를 갖는 레지스트층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 9 항에 있어서, 상기 하드 마스크층을 형성하는 단계는 약 700nm 내지 약 3000nm 사이의 두께를 갖는 하드 마스크층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 8 항에 있어서, 상기 하드 마스크층은 상기 레지스트층에 대해 약 4:1 내지 약 8:1 사이의 선택도를 갖는 것을 특징으로 하는 방법.
- 제 8 항에 있어서, 상기 패드 스택은 상기 하드 마스크층에 대해 약 2:1 이상의 선택도를 갖는 것을 특징으로 하는 방법.
- 제 8 항에 있어서, 상기 하드 마스크층은 산화물 및 유리중 하나를 포함하고상기 패드 스택은 질화물을 포함하는 것을 특징으로 하는 방법.
- 제 8 항에 있어서, 상기 하드 마스크층에 무반사 코팅을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 타겟층 상에 유전체층을 형성하는 단계;상기 유전체층 상에, 상기 유전체층을 기준으로 선택적으로 제거가능한 하드 마스크층을 형성하는 단계;상기 하드 마스크층 상에, 상기 하드 마스크층을 기준으로 선택적으로 제거가능하고 스캘로핑을 방지하는 두께를 갖는 레지스트층을 패터닝하는 단계;상기 유전체층 아래로 상기 레지스트층에 대해 상기 하드 마스크층을 선택적 에칭하는 단계;상기 레지스트층을 제거하는 단계;상기 레지스트층을 제거한 후, 상기 타겟층 아래로 홀이 개방되도록 상기 하드 마스크층에 대해 상기 유전체층을 선택적으로 에칭하는 단계; 및상기 타겟층에 콘택이 형성되도록 홀에 전도성 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 제조시 콘택용 홀 개방 방법.
- 제 15 항에 있어서, 상기 레지스트층을 패터닝하는 단계는 약 300nm 내지 약 800nm 사이의 두께를 갖는 레지스트층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 16 항에 있어서, 상기 하드 마스크층을 형성하는 단계는 약 700nm 내지 약 3000nm 사이의 두께를 갖는 하드 마스크층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 15 항에 있어서, 상기 하드 마스크층은 상기 레지스트층에 대해 약 4:1 내지 약 8:1 사이의 선택도를 갖는 것을 특징으로 하는 방법.
- 제 15 항에 있어서, 상기 유전체층은 상기 하드 마스크층에 대해 약 2:1 이상의 선택도를 포함하는 것을 특징으로 하는 방법.
- 제 15 항에 있어서, 상기 하드 마스크층은 산화물 및 유리중 하나를 포함하며 상기 유전체층은 질화물 및 산화물중 하나를 포함하는 것을 특징으로 하는 방법.
- 제 15 항에 있어서, 상기 하드 마스크층에 무반사 코팅을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
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