CN1171287C - 在半导体衬底上开孔、制作深沟槽和开接触孔的方法 - Google Patents
在半导体衬底上开孔、制作深沟槽和开接触孔的方法 Download PDFInfo
- Publication number
- CN1171287C CN1171287C CNB008077797A CN00807779A CN1171287C CN 1171287 C CN1171287 C CN 1171287C CN B008077797 A CNB008077797 A CN B008077797A CN 00807779 A CN00807779 A CN 00807779A CN 1171287 C CN1171287 C CN 1171287C
- Authority
- CN
- China
- Prior art keywords
- hard mask
- layer
- mask layer
- resist layer
- respect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 33
- 238000003475 lamination Methods 0.000 claims description 41
- 229910000679 solder Inorganic materials 0.000 claims description 35
- 230000007797 corrosion Effects 0.000 claims description 22
- 238000005260 corrosion Methods 0.000 claims description 22
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 239000011521 glass Substances 0.000 claims description 8
- 235000019994 cava Nutrition 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 abstract description 9
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 238000000059 patterning Methods 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 239000005388 borosilicate glass Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 102100022717 Atypical chemokine receptor 1 Human genes 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 101000678879 Homo sapiens Atypical chemokine receptor 1 Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
根据本发明，一种在半导体制造中开孔的方法包括下列步骤：在衬底(102)上提供焊点叠层(104)；在焊点叠层上制作硬掩模层(106)，此硬掩模层相对于焊点叠层可选择性地清除；在硬掩模层上图形化抗蚀剂层(108)，此抗蚀剂层相对于硬掩模层可被选择性地清除并具有足以防止凹陷的厚度；相对于抗蚀剂层选择性地腐蚀硬掩模层直至焊点叠层；以及清除抗蚀剂层。在清除抗蚀剂层之后，相对于硬掩模层选择性地腐蚀焊点叠层，致使孔被一直开到衬底。
Description
技术领域
本公开涉及到半导体制造，更确切地说是涉及到利用比较薄的抗蚀剂层开出穿过比较厚的硬掩模的深沟槽的改进了的方法。
相关技术的描述
在半导体工业中，存在着以越来越小的元件提供改进了的性能的巨大积极性。正如所有的半导体器件那样，半导体存储器被推向了性能极限。为了在一代比一代设计更高的水平下工作，常常要求半导体存储器元件的各种性能。在一个实施例中，对于提高用于动态随机存取存储器中的电容器单元的深沟槽的电容数值，存在着需求。
借助于增大深沟槽中存储节点的表面积，可以增大深沟槽电容器的电容。但增大单元的长度或宽度，由于各个行或列必须增大，故新尺寸沟槽的增大了的长度和/或宽度会影响半导体存储器件的布局面积。因此，这种方法是不可取的。
借助于增大沟槽的深度，也可以增大存储节点的表面积。已经证明这是困难的。深沟槽的深度已经受到用来在衬底中腐蚀深沟槽的硬掩模的限制。
参照图1，半导体存储器件10包括衬底12，最好是硅衬底。焊点叠层14被淀积在衬底12上。焊点叠层14可以包括氧化硅层16和氮化物层18。硬掩模层20制作在焊点叠层14上。硬掩模层20可以包括例如硼硅酸盐玻璃。抗反射涂层(ARC)21被淀积在硬掩模层20上，以协助抗蚀剂层22的图形化。抗蚀剂层22制作在ARC层21上，并在进一步工艺步骤中将要被腐蚀深沟槽的位置被图形化。抗蚀剂层22比较厚，厚度约为600-800nm。为了在稍后的步骤中提供充分的时间腐蚀硬掩模层20和焊点叠层14，要求抗蚀剂层22厚度至少为600nm。
参照图2，执行腐蚀工艺来形成腐蚀衬底12的掩模，以便制作深沟槽。常规的工艺腐蚀穿过ARC层21、硬掩模层20和焊点叠层14。虽然腐蚀相对于抗蚀剂层22有选择性，但抗蚀剂层22仍被腐蚀工艺侵蚀，因此，抗蚀剂层22必须保持足够厚度。腐蚀延续直至到达衬底12。接着，如图3所示，从叠层顶部表面清除抗蚀剂层22和ARC层21。这就在腐蚀衬底12的顶部表面上提供了硬掩模层20。要理解的是，硬掩模层的厚度为600-800nm。由于腐蚀更厚的硬掩模层20可能需要更厚的抗蚀剂层22，而抗蚀剂层22的厚度受到光刻工艺的限制，故避免更大的厚度。若在腐蚀过程中抗蚀剂层22变得太薄，则由于腐蚀过程对层22的不可避免的损伤，在被腐蚀的窗口中会出现凹陷。这种凹陷是不可取的，它减小硬掩模层20的厚度，从而减小沟槽的可能深度。
参照图4，硬掩模层20为在衬底12中制作沟槽28提供了选择性腐蚀掩模。硬掩模20在腐蚀过程中被侵蚀，因而必须提供厚度足够的硬掩模层20。不幸的是，如上所述，硬掩模层20的厚度受到光刻工艺和抗蚀剂层22的厚度的限制。比较厚的硬掩模层可能需要更厚的抗蚀剂层22。因此，硬掩模层的厚度被限制，导致沟槽28的深度也受到限制。对于0.2μm规则，制作在衬底12中的常规沟槽的深度通常约为6-7μm。但为了增大沟槽电容数值以提高器件性能和成品率，希望沟槽深度更大。
因此，对于扩大半导体器件中深沟槽的深度的方法，存在着需求。对于提供能够在半导体工艺中给定的抗蚀剂厚度下采用更厚的硬掩模层的方法，也存在着需求。
发明的概述
根据本发明，在半导体制造中开孔的方法包括下列步骤：在衬底上提供焊点叠层；在焊点叠层上制作硬掩模层，此硬掩模层相对于焊点叠层可选择性地清除；在硬掩模层上图形化抗蚀剂层，此抗蚀剂层相对于硬掩模层可被选择性地清除并具有足以防止凹陷的厚度；相对于抗蚀剂层选择性地腐蚀硬掩模层直至焊点叠层；以及清除抗蚀剂层。在清除抗蚀剂层之后，相对于硬掩模层选择性地腐蚀焊点叠层，致使孔被一直开到衬底。
在半导体制造中制作深沟槽的方法包括下列步骤：在衬底上提供焊点叠层，在焊点叠层上制作硬掩模层，此硬掩模层相对于焊点叠层可选择性地清除，且硬掩模层的厚度大于大约700nm；在硬掩模层上图形化抗蚀剂层，此抗蚀剂层相对于硬掩模层可被选择性地清除并具有足以防止凹陷的厚度；相对于抗蚀剂层选择性地腐蚀硬掩模层直至焊点叠层；清除抗蚀剂层。在清除抗蚀剂层之后，相对于硬掩模层选择性地腐蚀焊点叠层，致使孔被一直开到衬底，并用硬掩模层作为掩模，腐蚀衬底以形成深沟槽，致使对于0.2μm规则，硬掩模层的厚度使深沟槽能够被制作成深度大于或等于7μm。
在半导体制造中开接触孔的方法包括下列步骤：在目标层上提供介电层；在介电层上制作硬掩模层，此硬掩模层相对于介电层可选择性地清除；在硬掩模层上图形化抗蚀剂层，此抗蚀剂层相对于硬掩模层可被选择性地清除并具有足以防止凹陷的厚度；相对于抗蚀剂层选择性地腐蚀硬掩模层直至介电层；清除抗蚀剂层；在清除抗蚀剂层之后，相对于硬掩模层选择性地腐蚀介电层，致使孔被一直开到目标层，并在孔中淀积导电材料，致使对目标层形成接触。
在变通方法中，图形化抗蚀剂层的步骤可以包括淀积厚度约为300-800nm的抗蚀剂层的步骤。制作硬掩模层的步骤可以包括制作厚度约为700-3000nm的硬掩模层的步骤。硬掩模层可以包括约为4∶1-8∶1的相对于抗蚀剂层的选择性。焊点叠层可以包括大于大约2∶1的相对于硬掩模层的选择性。硬掩模层可以包括氧化物或玻璃，而焊点叠层可以包括氮化物。此方法还可以包括将抗反射涂层涂敷到硬掩模层的步骤。对于0.2μm规则，深沟槽可以被制作成深度大于或等于8μm。介电层可以包括大于大约2∶1的相对于硬掩模层的选择性。硬掩模层可以包括氧化物或玻璃，而介电层可以包括氮化物或氧化物。
从结合附图对本发明示例性实施方案的下列详细描述中，本发明的这些和其它的目的、特点和优点将变得显而易见。
附图的简要说明
本公开将参照下列附图来详细提出优选实施方案的下列描述，其中：
图1是根据现有技术的其上图形化有抗蚀剂层的半导体器件的剖面图；
图2是根据现有技术的图1的半导体器件在腐蚀直至衬底之后的剖面图；
图3是根据现有技术的图2的半导体器件在清除抗蚀剂层之后的剖面图；
图4是根据现有技术的图3的半导体器件在沟槽腐蚀进入衬底之后的剖面图；
图5是根据本发明的其上图形化有比较薄的抗蚀剂层的半导体器件的剖面图；
图6是根据本发明的图5的半导体器件的剖面图，其中抗蚀剂层被用来腐蚀穿过硬掩模层的孔；
图7是根据本发明的图6的半导体器件的剖面图，其中抗蚀剂层被清除；
图8是根据本发明的图7的半导体器件的剖面图，其中比较厚的硬掩模层被用来腐蚀穿过焊点叠层的孔；
图9是根据本发明的图8的半导体器件在沟槽腐蚀到衬底中之后的剖面图；
图10是根据本发明的图8的半导体器件在清除硬掩模层并淀积导电材料以形成接触和半导体器件上一层上的导体之后的剖面图；而
图11是扫描电子显微镜图象的剖面图，示出了根据本发明制作在衬底中的更深的沟槽。
优选实施方案的详细描述
本公开涉及到半导体制造，更确切地说是涉及到利用比较薄的抗蚀剂层穿过比较厚的硬掩模来开出深沟槽的改进了的方法。虽然通过深掩模制作来进行了描述，但本发明的范围更广阔，并可应用于使用抗蚀剂层下方的硬掩模的任何掩蔽开孔工艺。例如，本发明可应用于半导体存储器的使用硬掩模的浅沟槽隔离/有源区掩蔽开孔。本发明包括比较厚的硬掩模层，它有助于制作更深的沟槽。用抗蚀剂层来腐蚀硬掩模层，且硬掩模层被用作掩模来腐蚀焊点叠层(或其它介质掩模层)。借助于有利地利用硬掩模层来腐蚀焊点叠层以及用抗蚀剂层来腐蚀硬掩模层，可以使用更厚的硬掩模层。现有技术中硬掩模层厚度的限制不再发生影响，从而根据本发明可以更深地腐蚀沟槽。
现参照附图的具体细节，其中相似的参考号表示全部各个图中的相似或完全相同的元件，首先参照图5，示出了根据本发明的半导体器件100的剖面图。目标层102可以包括含有有源区的衬底，例如硅衬底、砷化镓衬底、或其它衬底。目标层102也可以包括制作沟槽的位置。在一个实施方案中，目标层102可以包括金属层或导线。第一层104被淀积在目标层102上。
在一个实施方案中，第一层104可以包括含有介电层组成的多层的叠层。例如氧化物层和/或氮化物层。第一层104也可以是单个介电层，通道孔穿过它被制作成穿通接触，以便将目标层102的导电层连接到上一层导体。第二层1 06被制作在第一层104上。第二层106可相对于第一层104被选择性地腐蚀。在一个优选实施方案中，第二层106包括硬掩模层，此硬掩模层可以包括诸如硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BSPG)、砷硅酸盐玻璃(ASG)之类的玻璃、或其它玻璃或氧化物。抗蚀剂层108被制作在第二层106上，抗蚀剂层108相对于第二层106可选择性地腐蚀。在淀积抗蚀剂层108之前，可以淀积抗反射层(ARC)107。ARC层107可以被提供来协助形成和图形化抗蚀剂层108。在一个优选实施方案中，ARC层107包括有机ARC和诸如介质ARC(DARC)的无机层，用来改善相对于抗蚀剂层108的选择性。
根据本发明，图5所示的掩蔽叠层可以包括第二层106相对于抗蚀剂层108的选择性，此选择性大于第一层104与第二层106之间的选择性。对于本发明，第一层104相对于第二层106的选择性最好大于1∶1。若第二层106包括玻璃，则第二层106相对于抗蚀剂层108的选择性最好为大约4∶1到大约8∶1。若第一层104包括氮化物叠层，则第一层104相对于第二层106的选择性可以在大约1∶1到大约6∶1之间。
最好用标准的光刻抗蚀剂，在第二层106上制作抗蚀剂层108。用标准的光刻工艺对抗蚀剂层108进行显影，以便在半导体器件100上图形化沟槽或接触孔位置。抗蚀剂层108的显影提供了穿过抗蚀剂层108的孔110，以便暴露其下的第二层106。根据本发明，抗蚀剂层108可以包括约为300-800nm的厚度，最好是约为400-700nm。由于抗蚀剂层108与第二层106之间的选择性是如此之大(4∶1到8∶1)，故如下面将要更详细地解释的那样，可以使用更薄的抗蚀剂层。
参照图6，被图形化了孔110的抗蚀剂层108，被用作腐蚀掩蔽层，以便一直腐蚀到第二层106。抗蚀剂层108不被用来腐蚀第一层104。借助于仅仅腐蚀第二层106，腐蚀过程利用了抗蚀剂层108与第二层106之间的选择性。以这种方式，抗蚀剂层108可以被淀积得厚度更薄，例如厚度在大约300nm到大约800nm之间，最好是在大约400nm到大约700nm之间。而且，第二层106可以被淀积得更厚，例如厚度在大约700nm到大约3000nm之间，最好是在大约1000nm到大约1500nm之间。
在一个示例性实施例中，抗蚀剂层108的厚度可以约为650nm。假设抗蚀剂层108与第二层106之间的选择性约为5∶1，则第二层(硬掩模层)106可以被腐蚀穿过约为2500nm的厚度，而抗蚀剂层108仍然具有足以防止凹陷的保留厚度(约为150nm)。
参照图7，在腐蚀第二层106之后，从器件100清除抗蚀剂层108和ARC层107。这就留下了待要用作第一层104的腐蚀掩模的第二层106的大约整个厚度。
参照图8，腐蚀工艺现在被用来腐蚀穿过第一层104。有利的是，根据本发明，第二层106相对于第一层104的选择性提供了第一层104的更有效的腐蚀。第二层106相对于第一层104的选择性大于抗蚀剂层108相对于第一层104的选择性。在常规方法中，抗蚀剂层被用来腐蚀叠层(第一层)，由于叠层与抗蚀剂层之间的选择性可以约为1.5∶1，故会引起抗蚀剂层的侵蚀。在常规方法中，由于在第二层106的腐蚀过程中被严重损伤了的已经被减薄的抗蚀剂层被用来腐蚀第一层104，故凹陷变得更为严重。根据本发明，第二层106被用作第一层104的腐蚀掩模。以这种方式，腐蚀选择性可以为2∶1或更大。如上所述，根据本发明，第二层106最好更厚。此外，由于选择性优点而被腐蚀得比较少，故保持了第二层106的厚度。孔103被一直制作到目标层102(例如衬底)。
参照图9，现在用第二层106作为掩模来腐蚀目标层102。有利的是，本发明提供了比较厚的第二层(硬掩模层)106。这使得目标层102的腐蚀时间更长，导致更深的沟槽112。在一个优选实施方案中，目标层102包括半导体衬底，第一层104包括焊点叠层，而第二层106包括硬掩模层。沟槽112包括例如动态随机存取存储器(DRAM)中存储器单元中的沟槽电容器的深沟槽。也可以使用其它的存储器。
参照图10，在一个变通实施方案中，目标层102可以包括其上的有源区(扩散区)或导电区114。用第二层106作为掩模(见图8)，第一层104’被一直图形化到目标层102。可以在孔即通道孔116中形成接触115，以便将有源区(扩散区)或导电区连接到器件100上一层中的金属线118或其它导体。第一层104’包括介电层，最好是氮化物，但如上所述，可以使用包括相对于相邻层的选择性特性的氧化物或其它介电材料。其它的高形状比腐蚀工艺也可以采用本发明。宽度对深度的形状比可以包括例如1∶4的比率或更大。
参照图11，示出了基于扫描电子显微镜(SEM)图象的根据本发明腐蚀形成在衬底中的深沟槽的剖面图。根据本发明，深沟槽212被制作在衬底210中并得到了意想不到的结果。对于0.175μm规则，深沟槽212的深度比常规沟槽被延长50％。这代表了无凹陷的深沟槽制作工艺的明显改进。而且，沟槽的表面积被相应地增大。当对0.175μm规则采用1200nm的硬掩模层时，沟槽212的深度超过8μm。本发明可以获得6μm或更大的深度，对于0.176μm规则，深度最好是大于8μm。本发明不仅能够加深沟槽，还使这些沟槽没有凹陷。
已经描述了局部开槽工艺的优选实施方案(被认为是示例性的而不是限制性的)，要指出的是，根据上述描述，本技术领域的熟练人员能够作出各种修正和改变。因此，要理解的是，可以在所公开的本发明的具体实施方案中作出所附权利要求指出的本发明范围与构思之内的各种改变。用专利法所要求的细节和特殊性这样描述本发明之后，在所附权利要求中提出了要提出权利要求并希望得到专利证书保护的内容。
Claims (21)
1.一种在半导体(100)制造中开孔(110)的方法，它包含下列步骤：
在衬底(102，210)上提供焊点叠层(104)；
在焊点叠层(104)上制作硬掩模层(106)，此硬掩模层(106)相对于焊点叠层(104)可选择性地清除；
在硬掩模层(106)上图形化抗蚀剂层(108)，此抗蚀剂层相对于硬掩模层(106)可被选择性地清除并具有防止凹陷的厚度；
相对于抗蚀剂层(108)选择性地腐蚀硬掩模层(106)直至焊点叠层(104)；
清除抗蚀剂层(110)；以及
在清除抗蚀剂层(110)之后，相对于硬掩模层(106)选择性地腐蚀焊点叠层(104)，致使孔(110)被一直开到衬底(102，210)。
2.权利要求1所述的方法，其中图形化抗蚀剂层(108)的步骤包括淀积厚度为300-800nm的抗蚀剂层(108)的步骤。
3.权利要求2所述的方法，其中制作硬掩模层(106)的步骤包括制作厚度为700-3000nm的硬掩模层(106)的步骤。
4.权利要求1所述的方法，其中的硬掩模层(106)包括相对于抗蚀剂层(108)为4∶1到8∶1的选择性。
5.权利要求1所述的方法，其中的焊点叠层(104)包括相对于硬掩模层(106)大于2∶1的选择性。
6.权利要求1所述的方法，其中的硬掩模层(106)包括氧化物和玻璃之一，而焊点叠层(104)包括氮化物。
7.权利要求1所述的方法，还包含将抗反射涂层(107)涂敷到硬掩模层(106)的步骤。
8.一种在半导体(100)制造中制作深沟槽(112，212)的方法，它包含下列步骤：
在衬底(102，210)上提供焊点叠层(104)；
在焊点叠层(104)上制作硬掩模层(106)，此硬掩模层(106)相对于焊点叠层(104)可选择性地清除，且此硬掩模层(106)的厚度大于700nm；
在硬掩模层(106)上图形化抗蚀剂层(108)，此抗蚀剂层(108)相对于硬掩模层(106)可被选择性地清除，并具有防止凹陷的厚度；
相对于抗蚀剂层(108)选择性地腐蚀硬掩模层(106)，直至焊点叠层(104)；
清除抗蚀剂层(110)；
在清除抗蚀剂层(110)之后，相对于硬掩模层(106)选择性地腐蚀焊点叠层(104)，致使孔(110)被一直开到衬底(102，210)；以及
用硬掩模层(106)作为掩模，腐蚀衬底(102，210)以形成深沟槽(112，212)，致使硬掩模层(106)的厚度使深沟槽(112，212)能够被制作成深度大于或等于7μm。
9.权利要求8所述的方法，其中图形化抗蚀剂层(108)的步骤包括淀积厚度为300-800nm的抗蚀剂层(108)的步骤。
10.权利要求9所述的方法，其中制作硬掩模层(106)的步骤包括制作厚度为700-3000nm的硬掩模层(106)的步骤。
11.权利要求8所述的方法，其中的硬掩模层(106)包括相对于抗蚀剂层(108)为4∶1到8∶1的选择性。
12.权利要求8所述的方法，其中的焊点叠层(104)包括相对于硬掩模层(106)大于2∶1的选择性。
13.权利要求8所述的方法，其中的硬掩模层(106)包括氧化物和玻璃之一，而焊点叠层(104)包括氮化物。
14.权利要求8所述的方法，还包含将抗反射涂层(107)涂敷到硬掩模层(106)的步骤。
15.一种在半导体(100)制造中开接触(115)孔(116)的方法，它包含下列步骤：
在目标层(102，114)上提供介电层(104’)；
在介电层(104’)上制作硬掩模层(106)，此硬掩模层(106)相对于介电层(104’)可选择性地清除；
在硬掩模层(106)上图形化抗蚀剂层(110)，此抗蚀剂层(110)相对于硬掩模层(106)可被选择性地清除，且此抗蚀剂层(110)具有防止凹陷的厚度；
相对于抗蚀剂层(110)选择性地腐蚀硬掩模层(106)，直至介电层(104’)；
清除抗蚀剂层(110)；
在清除抗蚀剂层(110)之后，相对于硬掩模层(106)选择性地腐蚀介电层(104’)，致使孔(116)被一直开到目标层(102，114)；以及
在孔(116)中淀积导电材料(115)，致使形成到目标层(102，114)的接触(115，118)。
16.权利要求15所述的方法，其中图形化抗蚀剂层(110)的步骤包括淀积厚度为300-800nm的抗蚀剂层(110)的步骤。
17.权利要求16所述的方法，其中制作硬掩模层(106)的步骤包括制作厚度为700-3000nm的硬掩模层(106)的步骤。
18.权利要求15所述的方法，其中的硬掩模层(106)包括相对于抗蚀剂层(110)为4∶1到8∶1的选择性。
19.权利要求15所述的方法，其中的介电层(104’)包括相对于硬掩模层(106)大于2∶1的选择性。
20.权利要求15所述的方法，其中的硬掩模层(106)包括氧化物和玻璃之一，而介电层(104’)包括氮化物和氧化物之一。
21.权利要求15所述的方法，还包含将抗反射涂层(107)涂敷到硬掩模层(106)的步骤。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/314,358 | 1999-05-19 | ||
| US09/314,358 US6207573B1 (en) | 1999-05-19 | 1999-05-19 | Differential trench open process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1351759A CN1351759A (zh) | 2002-05-29 |
| CN1171287C true CN1171287C (zh) | 2004-10-13 |
Family
ID=23219634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB008077797A Expired - Fee Related CN1171287C (zh) | 1999-05-19 | 2000-04-20 | 在半导体衬底上开孔、制作深沟槽和开接触孔的方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6207573B1 (zh) |
| EP (1) | EP1186013A1 (zh) |
| JP (1) | JP2003500829A (zh) |
| KR (1) | KR100694380B1 (zh) |
| CN (1) | CN1171287C (zh) |
| WO (1) | WO2000070669A1 (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19958904C2 (de) * | 1999-12-07 | 2002-01-24 | Infineon Technologies Ag | Verfahren zur Herstellung einer Hartmaske auf einem Substrat |
| JP2002194547A (ja) | 2000-06-08 | 2002-07-10 | Applied Materials Inc | アモルファスカーボン層の堆積方法 |
| US6541397B1 (en) * | 2002-03-29 | 2003-04-01 | Applied Materials, Inc. | Removable amorphous carbon CMP stop |
| DE10347731B4 (de) * | 2003-10-14 | 2005-12-29 | Infineon Technologies Ag | Verfahren zur Herstellung einer Halbleiterstruktur unter Verwendung von Hartmaskenschichten und Unterätzschritten |
| CN1322553C (zh) * | 2003-11-07 | 2007-06-20 | 南亚科技股份有限公司 | 形成接触孔的改进方法 |
| JP5057107B2 (ja) * | 2006-10-12 | 2012-10-24 | 日産化学工業株式会社 | ４層系積層体による半導体装置の製造方法 |
| US20090047791A1 (en) * | 2007-08-16 | 2009-02-19 | International Business Machines Corporation | Semiconductor etching methods |
| FR2954918B1 (fr) * | 2010-01-04 | 2012-01-27 | Commissariat Energie Atomique | Procede de realisation de trous a l'aide d'un jet d'eau |
| CN102324402A (zh) * | 2011-09-28 | 2012-01-18 | 上海宏力半导体制造有限公司 | 一种接触孔形成方法 |
| CN103794488B (zh) * | 2012-11-02 | 2018-01-09 | 北京北方华创微电子装备有限公司 | 一种衬底的刻蚀方法 |
| US8809185B1 (en) * | 2013-07-29 | 2014-08-19 | Tokyo Electron Limited | Dry etching method for metallization pattern profiling |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298790A (en) | 1990-04-03 | 1994-03-29 | International Business Machines Corporation | Reactive ion etching buffer mask |
| US5562801A (en) | 1994-04-28 | 1996-10-08 | Cypress Semiconductor Corporation | Method of etching an oxide layer |
| US5960304A (en) | 1996-05-20 | 1999-09-28 | Texas Instruments Incorporated | Method for forming a contact to a substrate |
| US5877090A (en) * | 1997-06-03 | 1999-03-02 | Applied Materials, Inc. | Selective plasma etching of silicon nitride in presence of silicon or silicon oxides using mixture of NH3 or SF6 and HBR and N2 |
| US5814547A (en) * | 1997-10-06 | 1998-09-29 | Industrial Technology Research Institute | Forming different depth trenches simultaneously by microloading effect |
| US6020230A (en) * | 1998-04-22 | 2000-02-01 | Texas Instruments-Acer Incorporated | Process to fabricate planarized deep-shallow trench isolation having upper and lower portions with oxidized semiconductor trench fill in the upper portion and semiconductor trench fill in the lower portion |
| TW415010B (en) * | 1999-04-20 | 2000-12-11 | Mosel Vitelic Inc | Method for fabricating trench capacitor |
| KR100809281B1 (ko) * | 2003-12-31 | 2008-03-03 | 동부일렉트로닉스 주식회사 | 반도체용 패드 평탄화 측정장치 |
-
1999
- 1999-05-19 US US09/314,358 patent/US6207573B1/en not_active Expired - Lifetime
-
2000
- 2000-04-20 KR KR1020017014730A patent/KR100694380B1/ko not_active IP Right Cessation
- 2000-04-20 WO PCT/US2000/010918 patent/WO2000070669A1/en active IP Right Grant
- 2000-04-20 JP JP2000619020A patent/JP2003500829A/ja active Pending
- 2000-04-20 EP EP00926288A patent/EP1186013A1/en not_active Withdrawn
- 2000-04-20 CN CNB008077797A patent/CN1171287C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1186013A1 (en) | 2002-03-13 |
| WO2000070669A1 (en) | 2000-11-23 |
| US6207573B1 (en) | 2001-03-27 |
| JP2003500829A (ja) | 2003-01-07 |
| KR20020010664A (ko) | 2002-02-04 |
| KR100694380B1 (ko) | 2007-03-12 |
| CN1351759A (zh) | 2002-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5149676A (en) | Silicon layer having increased surface area and method for manufacturing | |
| CN1035141C (zh) | 半导体存储器的制造方法 | |
| US8288263B2 (en) | Method for fabricating semiconductor device | |
| CN1171287C (zh) | 在半导体衬底上开孔、制作深沟槽和开接触孔的方法 | |
| CN1858898A (zh) | 浅渠沟隔离结构的制造方法以及半导体结构 | |
| CN1293638C (zh) | 半导体存储器件和采用镶嵌位线工艺制造该器件的方法 | |
| CN108666310A (zh) | 半导体存储装置及其形成方法 | |
| KR0138308B1 (ko) | 층간접촉구조 및 그 방법 | |
| CN101378034A (zh) | 在半导体器件中形成接触的方法 | |
| US7557038B2 (en) | Method for fabricating self-aligned contact hole | |
| US6509244B2 (en) | Method for forming storage node electrode using a polysilicon hard mask on a sacrificial insulation film | |
| JPS5810861A (ja) | 半導体装置およびその製造方法 | |
| US6831007B2 (en) | Method for forming metal line of Al/Cu structure | |
| CN1236484C (zh) | 半导体器件的金属接触结构及其形成方法 | |
| KR20210145986A (ko) | 평탄화층 형성 방법 및 이를 이용한 패턴 형성 방법 | |
| KR20010003523A (ko) | 반도체소자의 퓨즈 형성방법 | |
| CN110459507A (zh) | 一种半导体存储装置的形成方法 | |
| WO2022134623A1 (zh) | 半导体结构的形成方法及半导体结构 | |
| KR100772706B1 (ko) | 반도체 소자의 콘택홀 제조 방법 | |
| KR0166508B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20010064054A (ko) | 웨이퍼 에지 영역 부근의 넷 다이에서 금속배선 단락을방지할 수 있는 이너 캐패시터 형성방법 | |
| US6153502A (en) | Method of fabricating semiconductor device having analog properties | |
| KR100235960B1 (ko) | 반도체소자의 도전 라인 형성방법 | |
| KR100450244B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| CN1129182C (zh) | 降低随机存取存储器的周边接触窗高宽比的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20151229 Address after: German Berg, Laura Ibiza Patentee after: Infineon Technologies AG Address before: American California Patentee before: Infenion Tech. North America Corp. |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20041013 Termination date: 20160420 |