KR100353532B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 오버폴리싱 억제용 더미패턴을 구비한 반도체 소자 및 그의 제조방법에 관한 것이다.
본 발명은 웨이퍼상에 스크라이브라인에 의해 정의된 다수의 넷다이와 웨이퍼의 에지부분에 얼라인먼트용 프리얼라인먼트키와 글로벌 얼라인먼트키가 형성된 반도체소자에 있어서, 상기 웨이퍼상의 넷다이상에 원하는 패턴을 형성하고, 상기 웨이퍼의 넷다이와 얼라인먼트키의 주위에 폴리싱억제용 바패턴을 형성하는 단계와; 넷다이상에 원하는 패턴이 형성된 웨이퍼상에 평탄화용 절연막을 형성하는 단계와; 상기 절연막을 CMP 공정을 통해 폴리싱하는 단계를 포함한다.

Description

반도체 소자 및 그의 제조방법{semiconductor device and method for fabricating the same}
본 발명은 256M 동기형 메모리소자(synchronous DRAM, SDRAM))에 관한 것으로서, 보다 구체적으로는 웨이퍼의 에지부분에 오버 폴리싱억제용 바패턴을 형성하여 오버폴리싱을 방지할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로 256M 급이상의 SDRAM 의 반도체 메모리소자를 제조할 때 평탄화를 위하여 다수의 CMP공정을 진행하였다. 먼저, 폴리실리콘막으로 된 게이트 전극 및 소오스/드레인 영역을 형성하여 모스 트랜지스터를 형성하고, 제1층간 절연막으로 평탄화용 BPSG막을 증착한 다음 열처리공정을 수행하고 CMP공정을 수행한다.
이어서, 기판상에 비트라인을 형성한 다음, 다시 제2층간 절연막으로 평탄화용 BPSG막을 증착한 다음 열처리공정을 수행하고 CMP공정을 진행한다. 그리고, 기판상에 캐패시터를 형성한 다음 제3층간 절연막으로 평탄화용 BPSG막을 증착한 다음 열처리공정을 수행하고 CMP공정을 진행하여 기판표면을 평탄화시킨다. 최종적으로, 기판표면을 평탄화시킨 다음 금속배선을 형성하여 원하는 메모리소자를 제조하였다.
도 1은 종래의 스크라이브 라인에 의해 정의된 넷다이(net die)를 구비한 웨이퍼의 평면구조를 도시한 것이다. 도 1을 참조하면, 종래의 웨이퍼(10)는 스크라이브라인(도면상에는 도시되지 않음)에 의해 정의된 다수의 넷다이(11)를 구비하고, 웨이퍼의 에지부분에는 얼라인먼트키로서 프리얼라인먼트키(12) 및 글로벌 얼라인먼트키(13)를 구비하고 있다.
상기에서 설명한 바와 같이 캐패시터를 형성한 다음, 제3층간 절연막에 대한 CMP 공정을 진행하고 나면, 웨이퍼(10)상에 배열된 넷다이(11)중 에지부분에 배열된 다이(점선처리된 부분의 다이, 11a)는 오버폴리싱된다.
이후 마스크 공정진행시, 상기 웨이퍼의 에지부분에 배열된 넷다이상에 형성된 소자의 패턴이 파괴되거나 브리지가 발생되어, 최종적으로 넷다이(net die)에서 배제되는 문제점이 있었다.
또한, 웨이퍼의 에지부분에 형성된 프리얼라인먼트 키(prealignment key, 12) 및 글로벌 얼라인먼트키(global alignment key, 13)의 오버디싱(over dishing)으로 인하여 얼라인먼트 페일이 발생하여 공정상 어려움이 많았다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 웨이퍼의 에지부분에 블록킹 패턴을 구비하여 CMP 공정시 폴리싱 패드로부터 가해지는 힘을 분산시켜 오버폴리싱을 방지할 수 있는 반도체 소자를 제공하는 것이 그 목적이다.
도 1은 종래의 스크라이브라인에 의해 다수의 넷다이(net die)가 정의된 웨이퍼의 평면도,
도 2는 본 발명의 실시예에 따른 스크라이브 라인에 의해 다수의 넷다이가 정의된 웨이퍼의 평면도,
도 3은 본 발명의 웨이퍼상의 다수의 넷다이중 중앙에 위치한 다이에서의 폴리싱 특성도를 도시한 도면,
도 4는 본 발명의 웨이퍼상의 다수의 넷다이중 오버폴리싱 억제용 바패턴에 인접한 에지부분에서의 폴리싱 특성도를 도시한 도면,
도 5는 오버 폴리싱억제용 바패턴을 구비하지 않은 종래의 웨이퍼상의 다수의 넷다이중 에지부분에서의 폴리싱 특성도를 도시한 도면,
도 6은 웨이퍼상의 중앙부분의 넷다이, 에지부분의 넷다이 및 바패턴을 구비한 에지부분의 넷다이의 폴리싱정도를 도시한 도면,
(도면의 주요 부분에 대한 부호의 설명)
20 : 웨이퍼 21 : 넷다이
22 : 프리얼라인먼트키 23 : 글로벌 얼라인먼트키
24 : 바패턴
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 웨이퍼상에 스크라이브라인에 의해 정의된 다수의 넷다이와 웨이퍼의 에지부분에 얼라인먼트용 프리얼라인먼트키와 글로벌 얼라인먼트키가 형성된 반도체소자에 있어서, 상기 다수의 넷다이중 에지부분에 배열된 넷다이와 상기 얼라인먼트키의 주위에 창틀형태의 폴리싱억제용 바패턴을 구비하는 반도체소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 웨이퍼상에 스크라이브라인에 의해 정의된 다수의 넷다이와 웨이퍼의 에지부분에 얼라인먼트용 프리얼라인먼트키와 글로벌 얼라인먼트키가 형성된 반도체소자에 있어서, 상기 웨이퍼상의 넷다이상에 원하는 패턴을 형성하고, 상기 웨이퍼의 넷다이와 얼라인먼트키의 주위에 폴리싱억제용 바패턴을 형성하는 단계와; 넷다이상에 원하는 패턴이 형성된 웨이퍼상에 평탄화용 절연막을 형성하는 단계와; 상기 절연막을 CMP 공정을 통해 폴리싱하는 단계를 포함하는 반도체 소자의 제조방법을 제공하는 것을 특징으로 한다.
상기 바패턴은 넷다이상에 형성된 원하는 패턴과 동일한 물질로 상기 웨이퍼상의 넷다이주위에 창틀형태로 형성하는 것을 특징으로 한다.
상기 바패턴형성단계는 CMP 공정을 진행할 때마다 반복적으로 수행되는 것을 특징으로 한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 스크라이브라인에 의해 정의된 다수의 넷다이와 에지부분에 배열된 오버폴리싱방지용 블록킹 패턴을 구비한 웨이퍼의 평면구조를 도시한 것이다.
도 2를 참조하면, 본 발명의 실시예에 따른 웨이퍼(20)는 스크라이브라인(도면상에는 도시되지 않음)에 의해 다수의 넷다이(21)가 정의되어있고, 에지부분에는 얼라이먼트용 프리얼라인먼트키(22)와 글로벌 얼라인먼트키(23)가 배열되어 있다. 또한, 본 발명에서는 웨이퍼의 에지부분에 배열된 넷다이(21)의 외곽부분과, 프리얼라인먼트키(22)와 글로벌 얼라인먼트키(23) 주위에 오버폴리싱을 방지하기 위한 더미패턴으로서 바(bar)형태의 블록킹 패턴(blocking pattern) (24)을 구비한다.
본 발명의 실시예에 따른 웨이퍼(10)는 에지부분에 블록킹패턴(24)이 구비되어 있으므로, 평탄화를 위한 폴리싱공정시 폴리싱 패드로부터의 압력을 넷다이 또는 프리얼라인먼트키나 글로벌 얼라인먼트키보다 상대적으로 블록킹패턴이 가장 많이 받도록 함으로써, 다수의 CMP 공정에 의한 오버폴리싱을 방지할 수 있게 된다.
즉, 본 발명에서는 웨이퍼의 에지부분에 배열된 넷다이(21) 및 얼라인먼트키(22, 223) 주위에 바패턴(24)을 창틀형으로 배열시킴으로써, CMP 공정시 폴리싱패드로부터의 압력이 바패턴(24)에 집중되어 넷다이의 오버 폴리싱을 방지할 수 있을 뿐만 아니라 얼라인먼트키(22, 23)의 디싱을 방지할 수 있다.
도 3 내지 도 5는 웨이퍼에 배열된 넷다이에서의 폴리싱특성을 측정한 결과를 도시한 것으로서, 도 3은 웨이퍼의 중앙부분에 배열된 넷다이의 폴리싱 특성을 도시한 것이고, 도 4는 폴리싱억제용 바패턴을 구비하였을 경우, 즉 도 2의 본 발명의 웨이퍼(20)의 에지부분에 배열된 바패턴(24)을 구비한 넷다이(21b)에서의 폴리싱특성을 도시한 것이며, 도 5는 폴리싱억제용 바패턴을 구비하지 않았을 경우 즉, 도 1의 종래의 웨이퍼(10)의 에지부분에 배열된 바패턴을 구비하지 않은 넷다이(11b)에서의 폴리싱특성을 도시한 것이다.
도 3을 참조하면, 웨이퍼의 중앙부분에 배열된 넷다이를 스캐닝하였을 때 균일한 폴리싱특성을 보여주고 있다. 도 4와 도 5를 참조하면, 바패턴이 구비되지 않는 넷다이에서 오버 폴리싱이 발생되었음을 보여주고 있다. 도 4의 본 발명의 바패턴을 구비한 넷다이(21b)보다 도 5의 종래의 바패턴을 구비하지 않은 넷다이(11b)가 스캐닝길이에서 1000Å이상의 차이를 나타냄을 보여준다. 도 4에서 피이크형 신호파형은 바패턴(24)으로부터 스캐닝된 신호이다.
도 6은 CMP 공정후의 웨이퍼의 SEM 사진을 도시한 것이다. 도 6은 웨이퍼의 중앙부분에 배열된 넷다이상에서의 폴리싱정도와 본 발명과 종래의 폴리싱억제용 바패턴의 유무에 따른 폴리싱정도를 각각 보여주는 단면도이다. 도 6을 참조하면, 폴리싱억제용 바패턴을 구비한 넷다이(21b)는 바패턴을 구비하지 않은 넷다이(11b)에 비하여 정량적으로 2000Å의 차이가 있음을 보여준다.
다음, 본 발명의 폴리싱억제용 바패턴의 형성방법을 설명하면 다음과 같다.
본 발명의 바패턴은 층간 절연막을 형성하기 전, 즉 CMP 공정을 진행하기 전의 패턴과 동일한 물질로 도 2에서와 같이 바패턴(24)을 창틀형태로 형성하여 준다.
예를 들어, 게이트를 형성한 다음 제1층간 절연막으로서 BPSG막을 증착하여 CMP 공정을 진행하는 경우에는, 게이트 형성물질인 폴리실리콘막으로 된 바패턴(24)을 도 2에서와 같은 형태로 형성하여 준다. 한편, 비트라인을 형성한 다음 제2층간 절연막으로서 BPSG막을 증착하여CMP 공정을 진행하는 경우에는, 비트라인 형성물질인 폴리실리콘막으로 된 바패턴(24)을 도 2와 같이 창틀 형태로 형성하여 준다.
상기에서는 폴리실리콘막으로 된 게이트, 비트라인 등의 바 패턴의 형성을 예로 들었으나, 게이트 또는 비트라인을 형성후 절연막을 형성하고 층간 절연막을 형성하는 경우에는 절연막으로 된 바패턴을 도 2에서와 같이 형성한다.
이와 같이, 본 발명은 바패턴은 반드시 CMP 공정을 진행하기 전에 CMP공정을 진행하기 위한 층간 절연막 바로 하부에 형성된 물질과 동일한 물질로 도 2에서와 같은 형태로 형성하는 것이다.
이상에서 자세히 설명된 바와 같은 본 발명에 따르면, CMP 공정을 진행하기 전에 웨이퍼의 에지부분에 배열된 넷다이 및 얼라인먼트키의 주위에 폴리싱억제용 바패턴을 형성하여 줌으로써, CMP 공정의 누적에 따른 오버 폴리싱을 방지하여 넷다이에 집적되는 소자의 패턴파괴등의 불량을 방지할 수 있는 이점이 있을 뿐만 아니라, 얼라인먼트키의 디싱현상을 방지하여 얼라인먼트불량을 방지할 수 있는 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 웨이퍼상에 스크라이브라인에 의해 정의된 다수의 넷다이와 웨이퍼의 에지부분에 얼라인먼트용 프리얼라인먼트키와 글로벌 얼라인먼트키가 형성된 반도체소자에 있어서,
    상기 다수의 넷다이중 에지부분에 배열된 넷다이와 상기 얼라인먼트키의 주위에 폴리싱억제용 바패턴을 구비하는 것을 특징으로 하는 반도체소자.
  2. 제1항에 있어서, 상기 바패턴은 웨이퍼상의 에지부분에 배열된 넷다이의 외곽부위에 창틀형태로 배열되는 것을 특징으로 하는 반도체 소자.
  3. 웨이퍼상에 스크라이브라인에 의해 정의된 다수의 넷다이와 웨이퍼의 에지부분에 얼라인먼트용 프리얼라인먼트키와 글로벌 얼라인먼트키가 형성된 반도체소자에 있어서,
    상기 웨이퍼상의 넷다이상에 원하는 패턴을 형성하고, 상기 웨이퍼의 넷다이와 얼라인먼트키의 주위에 폴리싱억제용 바패턴을 형성하는 단계와;
    넷다이상에 원하는 패턴이 형성된 웨이퍼상에 평탄화용 절연막을 형성하는 단계와;
    상기 절연막을 CMP 공정을 통해 폴리싱하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 바패턴은 상기 웨이퍼상의 넷다이주위에 창틀형태로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 바패턴은 넷다이상에 형성된 원하는 패턴과 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제3항에 있어서, 상기 바패턴형성단계는 CMP 공정을 진행할 때마다 반복적으로 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
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