KR100465835B1 - 반도체소자 제조방법 - Google Patents

반도체소자 제조방법 Download PDF

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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 비트라인콘택 형성시 식각 프로파일의 변형과 비트라인의 브릿지를 방지할 수 있으며, 평탄도를 향상시켜 비트라인의 면저항 증가를 방지할 수 있는 반도체소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 다수의 게이트전극 패턴을 형성하는 단계; 상기 게이트전극 사이를 채우는 BPSG막을 형성하는 단계; 상기 BPSG막을 관통하여 상기 게이트전극 사이의 상기 기판과 콘택된 플러그를 형성하는 단계; 상기 플러그가 형성된 전면에 HSQ막을 도포하는 단계; 상기 도포된 HSQ막을 평탄화시키고 유기기를 분해 탈착시키며, 상기 BPSG막과 유사한 습식식각률을 갖도록 열처리하는 단계; 및 상기 HSQ막을 관통하여 상기 플러그와 콘택되는 비트라인을 형성하는 단계를 포함하는 반도체소자 제조방법을 제공한다.

Description

반도체소자 제조방법{Method for fabricating semiconductor device}
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory) 소자의 게이트(Gate)와 비트라인(Bit Line)을 절연하는 절연막 형성방법에 관한 것이다.
게이트와 게이트 사이에 사용되는 절연막으로는 현재 BPSG(Boro Phospho Silicate Glass)막을 가장 많이 사용하고 있으며, 게이트 사이에 비트라인콘택(Bit Line Contact;이하 BLC라 함)과 스토리지노드 콘택(Storage Node Contact; 이하 SNC라 함)을 형성하는 공정으로 폴리실리콘을 이용한 랜딩플러그(Landing plug) 일명, LPP(Landing Plug Poly)를 많이 사용하고 있는데, DRAM이 점점 고집적화되고 미세패턴화되면서 과거에 사용하던 콘택홀(Contact Hole) 형태의 공정으로는 공정바진이 부족하게 되었다.
이를 극복하기 위하여 현재는 커다란 바(Bar) 나 T자 형태의 콘택을 형성하고 후속에 폴리실리콘을 증착한 뒤 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 통하여 SNC와 BLC을 분리하는 공정을 사용하고 있다.
이후, 비트라인을 형성하기 전에 게이트와 비트라인 사이의 절연막을 형성는 바, 이 때 가장 많이 사용하는 물질은 예컨대, 0.13㎛ 기술에서 HDP(High Density Plasma)산화막과 BPSG막이다.
HDP산화막은 하지층인(Underlayer)인 BPSG막과 습식식각률(Wet etch rate)이 크게 차이가 남으로 인하여, BLC를 형성하는 공정에서 후속 세정(Cleaning) 공정을 진행한 뒤에 프로파일(Profile) 상으로 계면에 각이 발생하게 된다. 이로 인하여 각진 부분에 비트라인 배리어메탈(Barrier metal)이 제대로 형성되지 못하여 후속 비트라인용 텅스텐 등의 전극물질을 증착하면 결함(Defect)이 발생하는 원인이 된다. 또한 평탄화 측면에서 BPSG막 보다 불리하기 때문에 비트라인 저항 측면에서 불리하게 작용한다.
도 1은 게이트와 게이트 사이의 BPSG막과 게이트와 비트라인 사이의 HDP산화막의 비트라인콘택 공정후의 프로파일을 도시한 SEM사진이다.
도 1을 참조하면, 전술한 바와 같이, BPSG막(10)과 HDP산화막(11)의 습식식각률 차이에 의해 도면부호 '12'와 같이 각이 발생함을 알 수 있다.
한편, 게이트와 비트라인 사이를 전술한 HDP산화막 대신 BPSG막을 사용하는 방법 또한 강구되었는 바, 이 경우에는 HDP산화막을 사용한 경우보다는 비트라인이 굴곡을 가지게 되고 비트라인 저항 측면에서 불리하게 작용한다.
도 2는 게이트와 비트라인 사이에 BPSG막을 적용한 경우 프라임 칩(Prime chip)에서 발생하는 비트라인 감지증폭기(Sense amplifier) 지역의 브릿지 현상을 도시한 SEM사진이다.
도 2를 참조하면, 프라임 칩의 경우 전술한 비트라인의 굴곡때문에 감지증폭기 지역의 일부 취약 지점에서 비트라인 패턴 형성 후에 브릿지(Bridge)가 발생함을 알 수 있다.
도 3은 게이트와 비트라인 사이에 BPSG막을 적용한 경우 프라임 칩에서 발생하는 비트라인 볼록이성 결함을 도시한 SEM사진이다.
도 3을 참조하면, BPSG막에 미세한 결함 소스(Defect source)가 존재하고 이들이 후속 공정에서 성장함으로 인하여, 비트라인 마스크 후에 관찰시 플랫존(Flat zone)과 평행한 방향으로 볼록이성 결함이 일자로 발생하게 되고, 이들은 이후 비트라인 패턴 형성시에 영향을 미쳐서 소자 결함(Device fail)을 유발하게 된다.
즉, 게이트와 비트라인 사이에 BPSG막 또는 HDP산화막을 사용하는 경우 BLC 프로파일에 각이 지거나 비트라인 브릿지 내지는 볼록이성 결함이 발생하는 문제점이 발생한다. 또한, 하지층의 타폴로지(Topology)를 HDP산화막이나 GPSG막이 완전히 평탄화를 이루지 못하기 때문에 비트라인의 면저항(Sheet resistance)이 증가하는 문제점이 발생한다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 비트라인콘택 형성시 식각 프로파일의 변형과 비트라인의 브릿지를 방지할 수 있으며, 평탄도를 향상시켜 비트라인의 면저항 증가를 방지할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도 1은 게이트와 게이트 사이의 BPSG막과 게이트와 비트라인 사이의 HDP산화막의 비트라인콘택 공정후의 프로파일을 도시한 SEM사진.
도 2는 게이트와 비트라인 사이에 BPSG막을 적용한 경우 프라임 칩에서 발생하는 비트라인 감지증폭기 지역의 브릿지 현상을 도시한 SEM사진.
도 3은 게이트와 비트라인 사이에 BPSG막을 적용한 경우 프라임 칩에서 발생하는 비트라인 볼록이성 결함을 도시한 SEM사진.
도 4a 내지 도 4b는 본 발명의 일실시예에 따른 비트라인 형성 공정을 도시한 단면도.
도 5는 비트라인이 형성된 반도체소자의 단면 프로파일을 도시한 SEM사진.
도 6은 비트라인과 게이트전극 사이의 절연막 적용에 따른 비트라인의 저항 변화를 도시한 그래프.
도 7은 비트라인 마스크 후 KLA 검사 후 데이타를 도시한 모식도.
도 8은 열처리 온도에 따른 HSQ막의 누적된 식각 두께의 변화를 도시한 그래프.
도 9는 열처리 온도에 따른 HSQ막의 습식식각률 변화를 도시한 그래프.
도 10은 HSQ막 적용에 따른 비트라인 콘택 프로파일을 도시한 SEM사진.
* 도면의 주요 부분에 대한 부호의 설명
40 : 기판 41 : 활성영역
42 : 전도막 43 : 하드미스크
44 : 스페이서용 절연막 45 : BPSG막
46a : 비트라인콘택 플러그 46b : 스토리지노드콘택 플러그
47 : HSQ막 48 : 비트라인콘택 패트
49 : 비트라인
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 다수의 게이트전극 패턴을 형성하는 단계; 상기 게이트전극 사이를 채우는 BPSG막을 형성하는 단계; 상기 BPSG막을 관통하여 상기 게이트전극 사이의 상기 기판과 콘택된 플러그를 형성하는 단계; 상기 플러그가 형성된 전면에 HSQ막을 도포하는 단계; 상기 도포된 HSQ막을 평탄화시키고 유기기를 분해 탈착시키며, 상기 BPSG막과 유사한 습식식각률을 갖도록 열처리하는 단계; 및 상기 HSQ막을 관통하여 상기 플러그와 콘택되는 비트라인을 형성하는 단계를 포함하는 반도체소자 제조방법을 제공한다.
본 발명은 게이트와 비트라인 사이의 절연물질을 HSQ(Hydrogen Silsesquioxane)막을 사용하는 것이 특징이다. SOG(Spin On Glass) 방법으로 증착된 HSQ막은 표면을 평활하게 덮는 특징이 있기 때문에, 비트라인 패턴이 평탄한 하지층 위에서 형성되어 비트라인의 면저항 값이 감소한다. 또한 BPSG막을 사용할 때발생하는 볼록이성 결함이나 비트라인 브릿지도 발생하지 않는다. 그리고, HSQ막을 형성 후 열처리 온도를 조절하면 게이트와 게이트 사이의 BPSG막과 동일한 습식식각률을 갖는 특성으로 만들 수 있기에, BLC에서 각이 지지 않는 양호한 프로파일을 얻을 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명된다.
도 4a 내지 도 4b는 본 발명의 일실시예에 따른 비트라인 형성 공정을 도시한 단면도로서, 이를 참조하여 설명한다.
도 4a의 공정 순서를 살펴본다.
반도체소자를 이루기 위한 여러 요소가 형성된 기판(40) 상에 활성영역(41)을 정의한다. 이어서, 전도막(42)과 하드마스크(43)가 적층된 구조의 다수의 게이트전극 패턴을 형성한 다음, 게이트전극 패턴이 형성된 프로파일을 따라 스페이서용 절연막(44)을 형성한다. 이어서, 게이트전극 패턴 사이를 충분히 채울 수 있을 정도로 BPSG막(45)을 증착한 다음, 랜딩플러그 콘택(Landing Plug Contact; 이하 LPC라 함) 공정을 통해 BPSG막(45)을 관통하여 게이트전극 패턴 사이의 기판(40)의 활성영역(41)에 콘택된 플러그(46)를 형성한다. 이어서, CMP 공정을 통해 플러그(46)간 분리를 실시하는 바, 예컨대, 도시된 도면부호 '46a'는 비트라인콘택 플러그, 도면부호 '46b'는 스토리지노드 콘택 플러그를 각각 도시한다.
여기서, 전도막(42)은 폴리실리콘과 텅스텐 실리사이드가 적층된 폴리사이드 구조 또는 폴리실리콘과 텅스텐 또는 텅스텐질화막이 적층된 구조 또는 텅스텐과 텅스텐질화막이 적층된 구조 등 다양하게 적용이 가능하며, 하드마스크(43)는 산화막계열의 BPSG막(45)막과의 식각선택비를 갖는 질화막계열을 이용한다.
이어서, 후속 비트라인 형성시 비트라인과 게이트전극 패턴 간의 절연을 위해 층간절연용 물질막을 형성하는 바, 전술한 바와 같이 HSQ막(47)을 형성한다.
HSQ막(47)의 형성 공정을 보다 구체적으로 살펴 본다.
HSQ막(47)의 도포는 SOG 방법을 이용하여 막 평탄도를 향상시키는 바, 그 두께는 디자인룰(Design rule)에 따라 달라지겠지만, 1500Å ∼ 3000Å 정도의 두께로 형성하는 바람직하며, HSQ막(47) 도포 후 막을 평탄화시키고 막내에 함유된 유기기(Organic)를 분해 및 탈착시키기 위해 열처리 공정을 실시하는 바, 이 때에는 통상적인 노(Furnace)열처리나 급속열처리(Rapid Thermal Anneal; 이하 RTA라 함)를 이용한다.
노열처리의 경우 600℃ ∼ 1100℃의 온도 범위에서 실시하며, RTA의 경우 700℃ ∼ 1100℃의 온도 범위에서 실시하는 바, 40℃/초 정도의 승온 속도를 유지하는 것이 바람직하다.
도 5는 비트라인이 형성된 반도체소자의 단면 프로파일을 도시한 SEM사진이며, 도 6은 비트라인과 게이트전극 사이의 절연막 적용에 따른 비트라인의 저항 변화를 도시한 그래프이다.
도 5를 참조하면, 도 5의 (a)에서는 게이트전극 패턴(50)과 비트라인(53) 사이의 절연막(52)으로 BPSG막을 적용한 것으로, BPSG막(52) 증착 후, 775℃에서 60분 동안 열처리를 한 후, 비트라인(53)을 형성한 것으로, 어느 정도의 평탄도는 이루어짐을 알 수 있으나, 타폴로지(Topology)상에 'A'와 같이 완만한 굴곡이 존재하게 된다. 여기서, 도면부호 '51'은 게이트전극 패턴(50)과 이웃하는 게이트전극 패턴(50) 사이의 절연막인 BPSG막을 도시한다.
도 5의 (b)에서는 게이트전극 패턴(50')과 비트라인(53') 사이의 절연막(52')으로 HSQ막을 적용한 것으로, HSQ막(52') 증착 후, 775℃에서 60분 동안 열처리를 한 후, 비트라인(53')을 형성한 것으로, 도 5의 (a)에서의 BPSG막(52)을 적용한 경우보다 도시된 'B'와 같이 평탄도가 향상되며, 비트라인(53')이 훨씬 곧게 형성됨을 확인할 수 있다. 여기서, 도면부호 '51''은 게이트전극 패턴(50')과 이웃하는 게이트전극 패턴(50') 사이의 절연막인 BPSG막을 도시한다.
이는 HSQ막을 적용하였을 때 하지층이 보다 평활해 짐으로 인하여 비트라인(53')이 곧게 형성되고, 이로 인하여 전체적인 비트라인(53') 길이가 짧아지게 되고 비트라인(53') 폭(Width)이 보다 일정하게 형성된다.
따라서, 도 6에서 도시된 바와 같이, BPSG막 적용시(C)에는 비트라인 저항이 1.75Ω정도로 나오는데 비하여, HSQ막을 적용하면(D) 1.5Ω정도로 BPSG막 적용시 보다 0.25정도 저항이 낮아진다.
다음으로 도 4b에 도시된 바와 같이, HSQ막(47)을 선택적으로 식각하여 비트라인 콘택 플러그(46a) 표면을 노출시킨 다음, 완충산화막식각제(Buffered Oxide Etxhant; 이하 BOE라 함)를 이용하여 HSQ막(47) 식각에 따라 비트라인 콘택플러그(46a) 표면에 잔류하는 식각 부산물을 제거한다.
폴리실리콘 및 Ti 또는 TiN 등의 배리어 물질을 이용하여 비트라인 콘택 패드(48)를 형성하고 그 상부에 텅스텐, 텅스텐 실리사이드 또는 텅스텐질화막 등을 단독 또는 적층하여 비트라인(49)을 형성한다.
여기서, 도시된 바와 같이 비트라인 콘택 패드(48)와 비트라인(49)의 형성을 분리하여 실시할 수도 있고 콘택을 매립하면서 동시에 형성할 수도 있다.
도 7은 비트라인 마스크 후 KLA 검사 후 데이타를 도시한 모식도이다.
KLA는 광학적 스캐닝(Scanning)과 디지탈 이미지 처리(Digital image processing) 기술을 이용하여 화소(Pixel) 단위로 웨이퍼를 검사(Inspection)하고 화소의 차이점을 결함의 형태로 이미지화하는 자동 웨이퍼 검사(Automatic wafer inspection) 장비이다.
도 7의 (a)는 BPSG막을 적용한 종래의 비트라인 마스크후 KLA를 톨해 결함이 이미지화된 모식도이다. BPSG막을 사용한 종래의 경우에는 비트라인의 굴곡때문에 감지증폭기 지역의 일부 취약 지점에서 비트라인 패턴 형성 후에 브릿지가 발생한다(도 2의 13 참조). 그리고, KLA로 관찰하면 플랫존과 평행한 방향으로 볼록이성 결함이 일자로 도 7의 (a)에 도시된 바와 같이 관찰된다.
이에 반해 본 발명에서의 HSQ막 적용시는 도 7의 (b)에서와 같이, 전술한 브릿지 및 볼록이성 결함이 발생하지 않음을 확인할 수 있다. 즉, 소자의 결함을 유발할 수 있는 결함이 훨씬 적게 발생하는 양호한 결과를 얻을 수 있다.
도 8은 열처리 온도에 따른 HSQ막의 누적된 식각 두께의 변화를 도시한 그래프이며, 도 9는 열처리 온도에 따른 HSQ막의 습식식각률 변화를 도시한 그래프이다.
또한, 게이트전극 패턴과 비트라인 사이에 HDP산화막을 적용하는 경우에는 하지층인 BPSG막과 습식식각률이 크게 차이가 난다. 이로 인하여 비트라인 콘택을 형성하는 공정에서 후속 세정을 진행한 뒤에는 프로파일 상으로 계면에 각이 발생하게 된다(도 1의 '12'). 후속에서 비트라인 배리어 물질을 증착하면 각진 부분에 올바르게 증착되지 못하기 때문에, 이후 비트라인 형성을 위해 텅스텐을 증착하면 그곳에서 결함이 발생하기 쉽다.
이에 반해 HSQ막은 도 8 및 도 9에 도시된 바와 같이, 후속 열처리 온도를 조절하면 습식식각률 쉽게 조절할수 있다. 도 8은 300:1의 BOE를 이용하여 세정시 HSQ막의 누적된 식각 두께의 변화 추이를 알 수 있는 바, 'a', 'c', 'd', 'e'는 각각 급속열처리시의 온도 변화와 디핑(Dipping) 시간을 도시하며, 'b'는 노열처리시의 변화의 추이를 도시하며, 'f'는 열산화공정을 실시한 경우이다. 이렇듯, HSQ막은 온도 및 열처리 방법에 따라 식각률이 변하므로 이를 이용하여 적절한 열처리를 실시하면 원하는 식각 프로파일을 얻을 수 있다.
또한, 도 9를 참조하면, 어닐온도를 높일 수록 습식식각률이 감소함을 알 수 있다.
이러한 결과를 바탕으로 BPSG막과 유사한 습식식각률을 가질 수 있는 열처리 온도 즉, 750℃에서 30분 동안 적용한 결과, 경계면에서 각이 발생하지 않고 부드러운(Smooth) 양호한 프로파일을 얻을 수 있는 바, 도 10은 HSQ막 적용에 따른 비트라인 콘택 프로파일을 도시한 SEM사진으로, 도시된 바와 같이, 즉 HDP산화막 적용시 비트라인 형성 공정에서 유발될 수 있는 결함 발생을 억제할 수 있음을 알 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 게이트와 비트라인 사이에 HSQ막을 절연막으로 적용함으로써, 비트라인의 저항을 낮고 안정적으로 유지할 수 있고, 종래의 BPSG막을 사용할 때 발생하는 볼록이성 파티클의 발생 및 비트라인 브릿지를 억제할 수 있다. 또한, HDP산화막 사용시 발생하는 비트라인 콘택의 프로파일 불량으로 인한 결함 발생도 억제할 수 있어, 소자의 결함 발생을 감소시키고, 수율및 리프레쉬(Refresh) 특성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 비트라인과 게이트 상이에 HSQ막을 절연막으로 사용함으로써, 반도체소자의 특성을 향상시키며, 수율을 향상시킬 수 있는 효과를 기대할 수 있다.

Claims (7)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 기판 상에 다수의 게이트전극 패턴을 형성하는 단계;
    상기 게이트전극 사이를 채우는 BPSG막을 형성하는 단계;
    상기 BPSG막을 관통하여 상기 게이트전극 사이의 상기 기판과 콘택된 플러그를 형성하는 단계;
    상기 플러그가 형성된 전면에 HSQ막을 도포하는 단계;
    상기 도포된 HSQ막을 평탄화시키고 유기기를 분해 탈착시키며, 상기 BPSG막과 유사한 습식식각률을 갖도록 열처리하는 단계; 및
    상기 HSQ막을 관통하여 상기 플러그와 콘택되는 비트라인을 형성하는 단계
    를 포함하는 반도체소자 제조방법.
  5. 제 4 항에 있어서,
    상기 열처리 공정은 600℃ 내지 1100℃의 노열처리임을 특징으로 하는 반도체소자 제조방법.
  6. 제 4 항에 있어서,
    상기 열처리 공정은 700℃ 내지 1100℃의 온도에서 40℃/초의 승온속도의 급속열처리임을 특징으로 하는 반도체소자 제조방법.
  7. 제 4 항에 있어서,
    상기 비트라인은 텅스텐을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
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