JP2004179586A - フラッシュメモリ装置の製造方法 - Google Patents
フラッシュメモリ装置の製造方法 Download PDFInfo
- Publication number
- JP2004179586A JP2004179586A JP2002347058A JP2002347058A JP2004179586A JP 2004179586 A JP2004179586 A JP 2004179586A JP 2002347058 A JP2002347058 A JP 2002347058A JP 2002347058 A JP2002347058 A JP 2002347058A JP 2004179586 A JP2004179586 A JP 2004179586A
- Authority
- JP
- Japan
- Prior art keywords
- flash memory
- forming
- interlayer insulating
- layer
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 41
- 239000010410 layer Substances 0.000 claims abstract description 103
- 239000011229 interlayer Substances 0.000 claims abstract description 70
- 238000010438 heat treatment Methods 0.000 claims abstract description 23
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000137 annealing Methods 0.000 claims description 70
- 239000012298 atmosphere Substances 0.000 claims description 18
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 11
- 239000001257 hydrogen Substances 0.000 claims description 11
- 229910052739 hydrogen Inorganic materials 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 abstract description 31
- 229910052782 aluminium Inorganic materials 0.000 abstract description 27
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 27
- 238000003860 storage Methods 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract 3
- 230000000694 effects Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 15
- 235000012431 wafers Nutrition 0.000 description 14
- 238000000151 deposition Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 8
- 238000009826 distribution Methods 0.000 description 7
- 239000012299 nitrogen atmosphere Substances 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 239000012300 argon atmosphere Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】フラッシュメモリの書き換え耐性を向上させる。
【解決手段】半導体基板１００上の記憶素子領域形成されたフラッシュメモリセル上に第１の層間絶縁膜１０を形成する。このとき第１の層間絶縁膜１０の最上層であるＮＳＧ層１６の形成後の熱処理として、ランプアニールによる短時間加熱ではなく炉アニールを加える。それにより、フラッシュメモリセルに印加されるストレスは緩和され、書き換え耐性は向上する。また、第１および第２のアルミ配線２１，３１形成後に炉アニールを加える。さらに、第２および第３の層間絶縁膜２０，３０形成の際に、プラズマＴＥＯＳ層２３，３３の成膜温度とそのときのＨＤＰ層２２，３２の温度とを同一にする。それによっても同様に、フラッシュメモリセルの書き換え耐性は向上する。
【選択図】 図１
【解決手段】半導体基板１００上の記憶素子領域形成されたフラッシュメモリセル上に第１の層間絶縁膜１０を形成する。このとき第１の層間絶縁膜１０の最上層であるＮＳＧ層１６の形成後の熱処理として、ランプアニールによる短時間加熱ではなく炉アニールを加える。それにより、フラッシュメモリセルに印加されるストレスは緩和され、書き換え耐性は向上する。また、第１および第２のアルミ配線２１，３１形成後に炉アニールを加える。さらに、第２および第３の層間絶縁膜２０，３０形成の際に、プラズマＴＥＯＳ層２３，３３の成膜温度とそのときのＨＤＰ層２２，３２の温度とを同一にする。それによっても同様に、フラッシュメモリセルの書き換え耐性は向上する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性記憶半導体装置、特にフラッシュメモリ装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化に伴い、半導体素子の電気特性を決定する不純物の拡散を抑制するために、半導体装置の製造工程における熱処理時間を短くする傾向にある。そのため、通常、その熱処理には短時間熱処理が可能なランプアニールが用いられている。
【０００３】
一方、比較的長い時間を要する熱処理としては炉アニール（ＦＡ：Ｆｕｒｎａｃｅ Ａｎｎｅａｌ）が知られている（電極に対する炉アニールは「シンター（ｓｉｎｔｅｒ）」と呼ばれることもある）。ランプアニールが加熱する対象物に放射光を直接照射することで短時間加熱を行うものであるのに対し、炉アニールは加熱の対象物を所定の温度雰囲気に曝すことにより比較的緩やかに加熱するものである。
【０００４】
不揮発性記憶半導体装置であるフラッシュメモリ装置の製造においても、上記の傾向の例外に洩れず、例えば層間絶縁膜の熱処理等にはランプアニールが用いられている。
【０００５】
また、フラッシュメモリセルが有する浮遊ゲート電極に対する熱処理に、炉アニールによる熱処理を行うことで、フラッシュメモリセルの各種特性のバラツキを抑えると共にデータ保持特性の向上を図る技術もある（例えば、特許文献１）。
【０００６】
【特許文献１】
特開２００１−１２７１７８号公報（第３頁、第１図）
【０００７】
【発明が解決しようとする課題】
フラッシュメモリ装置の性能を決定する重要な要素として「書き換え可能回数」がある。書き換え可能回数を向上させること、即ち書き換え耐性を向上させることは、フラッシュメモリ装置の重要な課題である。
【０００８】
本発明は、フラッシュメモリ装置の書き換え耐性を向上させることが可能な製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係るフラッシュメモリの製造方法の第１の局面によれば、（ａ）半導体基板上にフラッシュメモリセルを形成する工程と、（ｂ）前記フラッシュメモリセル上に第１の層間絶縁膜を形成する工程とを備え、前記工程（ｂ）において、熱処理として少なくとも１回以上の炉アニールが行われる。
【００１０】
また、第２の局面によれば、（ａ）半導体基板上にフラッシュメモリセルを形成する工程と、（ｂ）前記フラッシュメモリセルの上方に金属を含む配線を形成する工程と、（ｃ）前記配線上に第２の層間絶縁膜を形成する工程とを備え、前記工程（ｃ）において、熱処理として少なくとも１回以上の炉アニールが行われる。
【００１１】
さらにまた、第３の局面によれば、（ａ）半導体基板上にフラッシュメモリセルを形成する工程と、（ｂ）前記フラッシュメモリセルの上方に金属を含む配線を形成する工程と、（ｃ）前記配線上に多層構造の第２の層間絶縁膜を形成する工程とを備え、前記工程（ｃ）において、前記多層構造の各層の成膜温度は同じである。
【００１２】
また、第４の局面によれば、（ａ）半導体基板上にフラッシュメモリセルを形成する工程と、（ｂ）前記フラッシュメモリセルの上方に金属を含む配線を形成して炉アニールを行う工程と、（ｃ）前記配線上に第２の層間絶縁膜を形成する工程とを備える。
【００１３】
【発明の実施の形態】
＜実施の形態１＞
上記したように、微細構造を有する一般的な半導体装置の製造工程においてはランプアニールによる短時間熱処理が有効である。そのためフラッシュメモリを有するデバイス（フラッシュメモリ装置）の製造工程にも当然のようにランプアニールが用いられてきた。
【００１４】
しかし本発明者は、フラッシュメモリ装置の製造工程においては、所定の層間絶縁膜の熱処理に炉アニールを使用すると、ランプアニールのみを使用した場合よりも書き換え可能回数が向上することを見出した。
【００１５】
一般に、フラッシュメモリセルを覆う層間絶縁膜の形成には常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）が用いられるが、その成膜温度は３００〜４００℃である。そのような層間絶縁膜の熱処理にランプアニールを行うと、当該層間絶縁膜の温度が急激に上昇するため急速に収縮しようとする。そして、その収縮によるストレスがフラッシュメモリセルに加わり、フラッシュメモリ装置の書き換え耐性を低下させていたと考えられる。
【００１６】
図１および図２は本発明に係るフラッシュメモリ装置の製造方法を説明するための図であり、フラッシュメモリセルを覆う第１の層間絶縁膜形成時の断面図である。同図中、左側はフラッシュメモリセルを含む記憶素子領域を示しており、右側は周辺回路領域を示している。
【００１７】
以下、図１および図２に基づいて、実施の形態１に係るフラッシュメモリ装置の製造方法を説明する。まず、常法により、半導体基板１００上の記憶素子領域に浮遊ゲート１１、制御ゲート１２およびソースドレイン領域１０１を有するフラッシュメモリセルを形成すると共に、周辺回路領域に制御ゲート１２およびソースドレイン領域１０２を有するトランジスタを形成する。
【００１８】
その後、フラッシュメモリセル上にＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）層１３、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ ｇｌａｓｓ）層１４、ＢＰＴＥＯＳ（ｂｏｒｏ−ｐｈｏｓｐｈｏ ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）層１５およびＮＳＧ層１６の多層構造から成る第１の層間絶縁膜１０を形成する。まず、その最下層として、周辺回路領域のトランジスタ上部にのみ選択的にコバルトシリサイド（ＣｏＳｉ）を形成するためのＴＥＯＳ層１３（以下「ＳＰ−ＴＥＯＳ層（シリサイドプロテクションＴＥＯＳ層）」）を、フラッシュメモリセル上に減圧ＣＶＤによって形成する。そして周辺回路領域のトランジスタ上部にコバルトシリサイドを形成後、当該トランジスタの活性化層へ上層のＢＰＴＥＯＳ層１５にドープされた不純物が進入するのを防ぐためのＮＳＧ層１４を、常圧ＣＶＤによって形成する。次いで、常圧ＣＶＤによりＢＰＴＥＯＳ層１５を成膜し、焼き締めのため、８００℃、３０秒のランプアニールを加える。
【００１９】
次にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりＢＰＴＥＯＳ層１５上面の平坦化処理を行い、第１の層間絶縁膜１０の最上層としてＮＳＧ層１６を常圧ＣＶＤにより成膜する。ここで、ＮＳＧ層１６形成後、焼き締めのための熱処理を行う。従来、この熱処理は８００℃、３０秒のランプアニールを行っていたが、本実施の形態ではそれに代えて８００℃、３０分間の炉アニールを加える。この炉アニールの雰囲気としては、例えば水素雰囲気、窒素雰囲気、アルゴン雰囲気等が考えられ、それらの何れであってもよい。
【００２０】
その後、第１の層間絶縁膜１０にコンタクト（不図示）を形成した後、図２に示すように、第１のアルミ配線２１を形成し、その上にＨＤＰ層２２およびプラズマＴＥＯＳ層２３の二層構造から成る第２の層間絶縁膜２０を形成する。そしてさらに、第２の層間絶縁膜２０にコンタクト（不図示）を形成した後、第２のアルミ配線３１を形成し、その上にＨＤＰ層３２およびプラズマＴＥＯＳ層３３の二層構造から成る第３の層間絶縁膜３０を形成する。そして、第３の層間絶縁膜３０にコンタクト（不図示）を形成した後、最上の配線である第３のアルミ配線４１を形成し、最後に装置表面をガラスコート４２で覆う。
【００２１】
ここでは、フラッシュメモリセル上方に３層の配線構造を有するフラッシュメモリ装置を例に示しているが、本発明の適用はそれに限定されるものではない。例えば、単層配線構造や２層以上のあらゆる配線構造を有するものに対しても適用可能であることは明らかである。
【００２２】
また、上記説明では第１の層間絶縁膜１０のＮＳＧ層１６形成後のタイミングで炉アニールを行ったが、本発明における炉アニールを行うタイミングはこれに限定されない。例えば、ＢＰＴＥＯＳ層１５を成膜した直後の熱処理に、炉アニールを行うものであってもよい。
【００２３】
なお、ＢＰＴＥＯＳ層１５を成膜した直後の熱処理、並びにＮＳＧ層１６形成後の熱処理の両方に炉アニールを行ってもよい。但し、炉アニールは比較的長い処理時間が必要であるため、炉アニールの回数が多くなると製造効率が大きく劣化する恐れもある。
【００２４】
図３（ａ）および図３（ｂ）は、実施の形態１の効果を説明するための図であり、フラッシュメモリセルの浮遊電極トランジスタに所定のストレスを与えたときのゲート閾値電圧の変動量ΔＶｔｈの、ウェハ上における分布図である。このΔＶｔｈの値が小さいほど、当該メモリセルの書き換え耐性が高いと言える。図３（ａ）は、従来の製造方法により形成された第１の層間絶縁膜１０（即ち、各層の形成時に焼き締めにランプアニールのみを用いたもの）を有するフラッシュメモリ装置が形成されたウェハ上の分布図である。図３（ｂ）は、実施の形態１に係る製造工程により形成された第１の層間絶縁膜１０を有するフラッシュメモリ装置が形成されたウェハ上の分布図である。
【００２５】
なお、図３（ａ）および図３（ｂ）それぞれのフラッシュメモリ装置は、第１の層間絶縁膜１０の形成工程以外は互いに同一の条件により形成されている。また、図３（ａ）と図３（ｂ）は、共に同一のロット内のウェハから得たデータによるものである。
【００２６】
これらの図に示すように、本実施の形態に係るフラッシュメモリ装置において、従来のフラッシュメモリ装置よりも△Ｖｔｈが約１．０Ｖ程度改善されたことが確認できた。即ち、本実施の形態に係るフラッシュメモリの製造方法によれば、メモリセルの書き換え耐性の向上を図ることができる。
【００２７】
図４は、第１の層間絶縁膜１０の形成の際に行う炉アニールの温度、雰囲気およびそれを行うタイミング、をそれぞれ変えた場合のΔＶｔｈの変化を示す図である。同図から、次のことが分かる。即ち、（１）炉アニールの温度が６００℃以上となると、ΔＶｔｈを抑える効果が特に向上する。（２）水素雰囲気の炉アニールは、窒素雰囲気の炉アニールよりもΔＶｔｈを抑える効果は大きい。（３）炉アニールのタイミングは、ＢＰＴＥＯＳ層１５の形成直後に行うよりも、第１の層間絶縁膜１０の最上層であるＮＳＧ層１６の形成後に行う方がΔＶｔｈを抑える効果は大きい。また、図示は省略するが、アルゴン雰囲気の炉アニールでもΔＶｔｈを抑える効果は得られる。しかし、水素雰囲気ほどの効果は得られなかった。
【００２８】
つまり、第１の層間絶縁膜１０の形成の際の炉アニールの温度は６００℃以上、同炉アニールの雰囲気は水素雰囲気、また、同炉アニールのタイミングは第１の層間絶縁膜１０の最上層であるＮＳＧ層１６の後、とすることによりフラッシュメモリ装置の書き換え耐性の向上をより効果的に図ることができる。
【００２９】
なお、ここでは第１の層間絶縁膜１０の形成の際に行う炉アニールの温度を、従来の製法におけるランプアニールの温度と同じ８００℃として説明したが、炉アニールの場合、ランプアニールよりも熱処理時間が長くなるので、トランジスタへの悪影響（例えばショートチャネル効果等）を与える恐れがある。その場合は、当該炉アニールの温度を下げることが望ましい。しかしながら、その温度を下げると、トランジスタのソースドレイン領域などにおける不純物の活性化率が低下するという問題が生じることも考えられる。その問題は、例えばコンタクト形成後や不純物注入後等に８００℃以上の温度のランプアニールを行うことで解消できると考えられる。
【００３０】
＜実施の形態２＞
本実施の形態では、フラッシュメモリセルの上方に形成される配線およびその配線を覆う層間絶縁膜の本発明に係る形成工程について説明する。
【００３１】
フラッシュメモリセルの上方に形成された配線を覆う層間絶縁膜は、配線直上にはカバレッジ性に優れたＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）膜を堆積し、その上にプラズマＴＥＯＳ膜を堆積して平坦化することにより形成される。一般的に、ＨＤＰ膜の成膜温度は３００℃程度、プラズマＴＥＯＳ膜の成膜温度は４００℃である。本発明者は、両者の成膜温度が異なることに起因して、プラズマＴＥＯＳ膜の堆積中にＨＤＰ膜の温度が急激に上昇してＨＤＰ膜が急速に収縮しようとするため、それによるストレスが下方のフラッシュメモリセルに加わることで書き換え耐性を低下させていたのではないかと考えた。
【００３２】
以下、本実施の形態に係るフラッシュメモリ装置の製造工程を説明する。まず、実施の形態１と同様の工程により、図１に示すように、半導体基板１００上の記憶素子領域にフラッシュメモリセルを形成すると共に周辺回路領域にトランジスタを形成し、それらの上に第１の層間絶縁膜１０を形成する。
【００３３】
その後、第１の層間絶縁膜１０にコンタクト（不図示）を形成した後、図２に示すように、第１のアルミ配線２１を形成し、その上にＨＤＰ層２２を成膜温度３００℃で堆積する。本実施の形態では、ここで４００℃、１５分間の炉アニールを加える。この炉アニールの雰囲気は、例えば水素雰囲気、窒素雰囲気、アルゴン雰囲気等の何れであってもよい。その結果、ＨＤＰ層２２の温度（ウェハ温度）は、４００℃となる。そして、当該ＨＤＰ層２２上にプラズマＴＥＯＳ層２３を上記炉アニールの温度と同じ４００℃の成膜温度で堆積させる。即ち、このときのプラズマＴＥＯＳ層２３の成膜温度とＨＤＰ層２２の温度とは同じである。そして、プラズマＴＥＯＳ層２３上面をＣＭＰで平坦化して、第２の層間絶縁膜２０の形成が完了する。
【００３４】
このように、本実施の形態によれば、ＨＤＰ層２２形成後に、その後に行われるプラズマＴＥＯＳ層２３の成膜温度と同一温度の炉アニールを加えることで、プラズマＴＥＯＳ層２３の成膜温度とそのときのＨＤＰ層２２の温度とが同一になる。よって、プラズマＴＥＯＳ層２３の堆積中にＨＤＰ層２２が急速に収縮するようなことはなく、下方のフラッシュメモリセルに加わるストレスが抑えられている。
【００３５】
そして、第２の層間絶縁膜２０にコンタクト（不図示）を形成した後、第２のアルミ配線３１を形成し、その上に、第３の層間絶縁膜３０を上記第２の層間絶縁膜２０と同様の手法により形成する。即ち、第２のアルミ配線３１上にＨＤＰ層３２を３００℃で成膜し、４００℃、１５分間の炉アニールを加える。次いで、その上にプラズマＴＥＯＳ層３３を４００℃の成膜温度で堆積させ、その上面をＣＭＰで平坦化して、第３の層間絶縁膜３０を形成する。このときも、プラズマＴＥＯＳ層３３の堆積中にＨＤＰ層３２が急速に収縮するようなことはなく、下方のフラッシュメモリセルに加わるストレスが抑えられる。
【００３６】
以降は、実施の形態１と同様に、第３の層間絶縁膜３０にコンタクト（不図示）を形成した後、最上の配線である第３のアルミ配線４１を形成し、最後に装置表面をガラスコート４２で覆う。
【００３７】
なお、本実施の形態においても、フラッシュメモリセル上方に３層の配線構造を有するフラッシュメモリ装置を例に示したが、２層以上のあらゆる多層配線構造を有するものに対しても適用可能であることは明らかである。
【００３８】
図５（ａ）および（ｂ）は、実施の形態２の効果を説明するための図であり、フラッシュメモリセルの浮遊電極トランジスタにストレスを与えたときのゲート閾値電圧の変動量ΔＶｔｈのウェハ上における分布図である。図５（ａ）は、従来の製造工程により形成された第２および第３の層間絶縁膜２０，３０（即ち、炉アニールを加えることなく、ＨＤＰ層２１，３１を３００℃、プラズマＴＥＯＳ層２２，３２を４００℃で成膜したもの）を有するフラッシュメモリ装置が形成されたウェハ上の分布図である。図５（ｂ）は、実施の形態２に係る製造工程により形成された第２および第３の層間絶縁膜２０，３０を有するフラッシュメモリ装置が形成されたウェハ上の分布図である。
【００３９】
なお、図５（ａ）および図５（ｂ）のフラッシュメモリ装置は、第２の層間絶縁膜１０の形成工程以外は互いに同一の条件により形成されており、共に第１の層間絶縁膜１０は実施の形態１の形成工程により形成されている。また、図５（ａ）と図５（ｂ）は、共に同一のロット内のウェハから得たデータによるものである。
【００４０】
これらの図に示すように、本実施の形態に係るフラッシュメモリ装置において従来のフラッシュメモリ装置よりも△Ｖｔｈが約０．６Ｖ程度改善されたことが確認できた。即ち、本実施の形態に係るフラッシュメモリの製造方法によれば、メモリセルの書き換え耐性の向上を図ることができる。
【００４１】
また、上記したように、ＨＤＰ層２２に加える炉アニールの雰囲気は、例えば水素雰囲気、窒素雰囲気、アルゴン雰囲気等の何れであってもよいが、本発明者によって、中でも水素雰囲気の炉アニールを行った場合に、フラッシュメモリ装置の書き換え耐性の向上をより効果的に図ることができることが確認された。
【００４２】
＜実施の形態３＞
以下、実施の形態３に係るフラッシュメモリ装置の製造工程を説明する。まず、実施の形態１と同様の工程により図１に示すように、半導体基板１００上の記憶素子領域にフラッシュメモリセルを形成すると共に周辺回路領域にトランジスタを形成し、それらの上に第１の層間絶縁膜１０を形成する。
【００４３】
その後、第１の層間絶縁膜１０にコンタクト（不図示）を形成した後、図２に示すように、第１のアルミ配線２１を形成し、その上にＨＤＰ層２２を成膜温度４００℃で堆積する。そして、ＨＤＰ層２２上にプラズマＴＥＯＳ層２３を上記ＨＤＰ層２２の成膜温度と同じ４００℃の成膜温度で堆積させる。即ち、このときのプラズマＴＥＯＳ層２３の成膜温度とＨＤＰ層２２の温度（ウェハ温度）とは同じである。そして、プラズマＴＥＯＳ層２３上面をＣＭＰで平坦化して、第２の層間絶縁膜２０の形成が完了する。
【００４４】
このように、本実施の形態によれば、ＨＤＰ層２２の成膜温度と、その後に行われるプラズマＴＥＯＳ層２３の成膜温度とを同一にしているので、プラズマＴＥＯＳ層２３の堆積中にＨＤＰ層２２が急速に収縮するようなことはなく、下方のフラッシュメモリセルに加わるストレスが抑えられている。
【００４５】
そして、第２の層間絶縁膜２０にコンタクト（不図示）を形成した後、第２のアルミ配線３１を形成し、その上に、第３の層間絶縁膜３０を上記第２の層間絶縁膜２０と同様の手法により形成する。即ち、ＨＤＰ層３２およびプラズマＴＥＯＳ層３３を共に成膜温度４００℃で堆積し、その上面をＣＭＰで平坦化して、第３の層間絶縁膜３０を形成する。その結果、プラズマＴＥＯＳ層３３の堆積中にＨＤＰ層３２が急速に収縮するようなことはなく、下方のフラッシュメモリセルに加わるストレスは抑えられる。
【００４６】
以降は、実施の形態１と同様に、第３の層間絶縁膜３０にコンタクト（不図示）を形成した後、最上の配線である第３のアルミ配線４１を形成し、最後に装置表面をガラスコート４２で覆う。
【００４７】
なお、本実施の形態においても、フラッシュメモリセル上方に３層の配線構造を有するフラッシュメモリ装置を例に示したが、２層以上のあらゆる多層配線構造を有するものに対しても適用可能であることは明らかである。
【００４８】
図６（ａ）および図６（ｂ）は、実施の形態３の効果を説明するための図であり、フラッシュメモリセルの浮遊電極トランジスタにストレスを与えたときのゲート閾値電圧の変動量ΔＶｔｈのウェハ上における分布図である。図６（ａ）は、従来の製造工程により形成された第２および第３の層間絶縁膜２０，３０（即ち、ＨＤＰ層２２，３２を３００℃、プラズマＴＥＯＳ層２３，３３を４００℃でそれぞれ成膜したもの）を有するフラッシュメモリ装置が形成されたウェハ上の分布図である。図６（ｂ）は、実施の形態３に係る製造工程により形成された第２および第３の層間絶縁膜２０，３０を有するフラッシュメモリ装置が形成されたウェハ上の分布図である。
【００４９】
なお、図６（ａ）および図６（ｂ）のフラッシュメモリ装置は、第２の層間絶縁膜１０の形成工程以外は互いに同一の条件により形成されており、共に第１の層間絶縁膜１０は従来の形成工程（各層の熱処理にランプアニールのみを使用するもの）により形成されている。また、図６（ａ）と図６（ｂ）は、共に同一のロット内のウェハから得たデータによるものである。
【００５０】
これらの図に示すように、本実施の形態に係るフラッシュメモリ装置において、従来のフラッシュメモリ装置よりも△Ｖｔｈが約０．７Ｖ程度改善されたことが確認できた。即ち、本実施の形態に係るフラッシュメモリの製造方法によれば、メモリセルの書き換え耐性の向上を図ることができる。
【００５１】
なお、以上の説明においては、ＨＤＰ層２２，３２およびプラズマＴＥＯＳ層２３，３３を共に４００℃の成膜温度に揃えて形成したが、それらを共に３００℃に揃えてもよく、上記と同様の効果を得ることができる。
【００５２】
また、本実施の形態においては、第２の層間絶縁膜２０および第３の層間絶縁膜３０としてそれぞれ２層構造のものを例示したが、本発明の適用はそれに限定されるものではなく、それらは３層以上の多層構造であってもよい。その場合は当該多層構造の全ての層を同じ成膜温度で形成することで、各層の形成時に発生するストレスを抑制することができる。
【００５３】
＜実施の形態４＞
本発明者は、フラッシュメモリセルの上方に形成される配線に形成後に炉アニールを加えることでも、当該フラッシュメモリセルの書き換え耐性が向上することを見出した。配線形成時に発生したストレスは層間絶縁膜を介してフラッシュメモリセルに印加されており、配線形成後の当該炉アニールによってそのストレスが緩和されるためであると考えられる。
【００５４】
以下、実施の形態４に係るフラッシュメモリ装置の製造工程を説明する。まず、実施の形態１と同様の工程により図１に示すように、半導体基板１００上の記憶素子領域にフラッシュメモリセルを形成すると共に周辺回路領域にトランジスタを形成し、それらの上に第１の層間絶縁膜１０を形成する。
【００５５】
その後、第１の層間絶縁膜１０にコンタクト（不図示）を形成した後、図２に示すように、第１のアルミ配線２１を形成する。本実施の形態ではここで４００℃、１５分間の炉アニールを加える。この炉アニールの雰囲気は、例えば水素雰囲気、窒素雰囲気、アルゴン雰囲気等の何れであってもよい。そしてその上にＨＤＰ層２２、プラズマＴＥＯＳ層２３を所定の成膜温度で堆積させ、上面をＣＭＰで平坦化することで、第２の層間絶縁膜２０を形成する。
【００５６】
そして、第２の層間絶縁膜２０にコンタクト（不図示）を形成した後、第２のアルミ配線３１を形成し、ここでも上記第１のアルミ配線２１形成時と同様に４００℃、１５分間の炉アニールを加える。そしてその上にＨＤＰ層３２、プラズマＴＥＯＳ層３３を所定の成膜温度で堆積させ、上面をＣＭＰで平坦化することで、第３の層間絶縁膜３０を形成する。
【００５７】
以降は、実施の形態１と同様に、第３の層間絶縁膜３０にコンタクト（不図示）を形成した後、最上の配線である第３のアルミ配線４１を形成し、最後に装置表面をガラスコート４２で覆う。
【００５８】
本実施の形態のようにフラッシュメモリセル上方の第１のアルミ配線２１および第２のアルミ配線３１形成の際に炉アニールを加えることで、フラッシュメモリ装置の書き換え耐性は向上する。
【００５９】
また図７は、本実施の形態に係るフラッシュメモリ装置における書き換え回数（書き込み／消去回数）に対する消去時間の変化を示すグラフである。同図においては、第１のアルミ配線２１および第２のアルミ配線３１の形成後に加える炉アニールを、窒素雰囲気で行った場合（試料１，２）と、水素雰囲気で行った場合（試料３，４）との比較を示している。この図から分かるように、当該炉アニールを水素雰囲気で行った場合、窒素雰囲気で行った場合に比べ、多数回書き喚え後の消去時間の劣化が抑制される。即ち、本実施の形態においては、第１のアルミ配線２１および第２のアルミ配線３１の形成後の炉アニールを水素雰囲気で行うことにより、フラッシュメモリ装置の書き換え耐性の向上をより効果的に図ることができることが確認された。
【００６０】
なお、以上の説明においては、ＨＤＰ層２２，３２およびプラズマＴＥＯＳ層２３，３３の成膜温度の説明は省略したが、それらの成膜温度を配線２１，３１形成後の炉アニールの温度と同じ４００℃に揃えて形成することが望ましい。上記実施の形態３から明らかなように、第２および第３の層間絶縁膜２０，３０形成時に発生するストレスは抑制され、フラッシュメモリ装置の書き換え耐性向上の効果はより大きく得られる。
【００６１】
なお、実施の形態２〜４において、第２および第３の層間絶縁膜２０，３０の各層の成膜温度や炉アニールの温度が互いに同じである旨を示した。しかし通常、成膜装置や炉アニール装置は温度の誤差を有するため、それらの温度を完全に一致させることは困難である場合が多い。しかし、それらの温度の１０％程度の差異は、本発明の効果を充分に得ることができる許容範囲内である。
【００６２】
また、第１、第２および第３の配線２１，３１，４１としてアルミ配線を示したが、本発明の適用はそれに限定されるものではない。例えば、銅（Ｃｕ）やタングステン（Ｗ）等、他の金属を含む配線であってもよいし、純金属のみで形成された配線であってもよい。
【００６３】
【発明の効果】
本発明に係るフラッシュメモリの製造方法によれば、フラッシュメモリセルに加わるストレスを抑えることができ、フラッシュメモリ装置の書き換え耐性は向上する。
【図面の簡単な説明】
【図１】本発明に係るフラッシュメモリ装置の製造方法を説明するための図である。
【図２】本発明に係るフラッシュメモリ装置の製造方法を説明するための図である。
【図３】実施の形態１に係るフラッシュメモリの製造方法の効果を説明するための図である。
【図４】実施の形態１に係るフラッシュメモリの製造方法において、第１の層間絶縁膜の形成の際に行う炉アニールの条件とΔＶｔｈとの関係を示す図である。
【図５】実施の形態２に係るフラッシュメモリの製造方法の効果を説明するための図である。
【図６】実施の形態３に係るフラッシュメモリの製造方法の効果を説明するための図である。
【図７】実施の形態４に係るフラッシュメモリ装置における書き換え回数に対する消去時間の変化を示すグラフである。
【符号の説明】
１０ 第１の層間絶縁膜、１１ 浮遊ゲート、１２ 制御ゲート、１３ ＳＰ−ＴＥＯＳ層、１４，１６ ＮＳＧ層、１５ ＢＰＴＥＯＳ層、２０ 第２の層間絶縁膜、２１ 第１のアルミ配線、２２，３２ ＨＤＰ層、２３，３３ プラズマＴＥＯＳ層、３０ 第３の層間絶縁膜、３１ 第２のアルミ配線、４１ 第３のアルミ配線、４２ ガラスコート、１００ 半導体基板。
【発明の属する技術分野】
本発明は不揮発性記憶半導体装置、特にフラッシュメモリ装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化に伴い、半導体素子の電気特性を決定する不純物の拡散を抑制するために、半導体装置の製造工程における熱処理時間を短くする傾向にある。そのため、通常、その熱処理には短時間熱処理が可能なランプアニールが用いられている。
【０００３】
一方、比較的長い時間を要する熱処理としては炉アニール（ＦＡ：Ｆｕｒｎａｃｅ Ａｎｎｅａｌ）が知られている（電極に対する炉アニールは「シンター（ｓｉｎｔｅｒ）」と呼ばれることもある）。ランプアニールが加熱する対象物に放射光を直接照射することで短時間加熱を行うものであるのに対し、炉アニールは加熱の対象物を所定の温度雰囲気に曝すことにより比較的緩やかに加熱するものである。
【０００４】
不揮発性記憶半導体装置であるフラッシュメモリ装置の製造においても、上記の傾向の例外に洩れず、例えば層間絶縁膜の熱処理等にはランプアニールが用いられている。
【０００５】
また、フラッシュメモリセルが有する浮遊ゲート電極に対する熱処理に、炉アニールによる熱処理を行うことで、フラッシュメモリセルの各種特性のバラツキを抑えると共にデータ保持特性の向上を図る技術もある（例えば、特許文献１）。
【０００６】
【特許文献１】
特開２００１−１２７１７８号公報（第３頁、第１図）
【０００７】
【発明が解決しようとする課題】
フラッシュメモリ装置の性能を決定する重要な要素として「書き換え可能回数」がある。書き換え可能回数を向上させること、即ち書き換え耐性を向上させることは、フラッシュメモリ装置の重要な課題である。
【０００８】
本発明は、フラッシュメモリ装置の書き換え耐性を向上させることが可能な製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係るフラッシュメモリの製造方法の第１の局面によれば、（ａ）半導体基板上にフラッシュメモリセルを形成する工程と、（ｂ）前記フラッシュメモリセル上に第１の層間絶縁膜を形成する工程とを備え、前記工程（ｂ）において、熱処理として少なくとも１回以上の炉アニールが行われる。
【００１０】
また、第２の局面によれば、（ａ）半導体基板上にフラッシュメモリセルを形成する工程と、（ｂ）前記フラッシュメモリセルの上方に金属を含む配線を形成する工程と、（ｃ）前記配線上に第２の層間絶縁膜を形成する工程とを備え、前記工程（ｃ）において、熱処理として少なくとも１回以上の炉アニールが行われる。
【００１１】
さらにまた、第３の局面によれば、（ａ）半導体基板上にフラッシュメモリセルを形成する工程と、（ｂ）前記フラッシュメモリセルの上方に金属を含む配線を形成する工程と、（ｃ）前記配線上に多層構造の第２の層間絶縁膜を形成する工程とを備え、前記工程（ｃ）において、前記多層構造の各層の成膜温度は同じである。
【００１２】
また、第４の局面によれば、（ａ）半導体基板上にフラッシュメモリセルを形成する工程と、（ｂ）前記フラッシュメモリセルの上方に金属を含む配線を形成して炉アニールを行う工程と、（ｃ）前記配線上に第２の層間絶縁膜を形成する工程とを備える。
【００１３】
【発明の実施の形態】
＜実施の形態１＞
上記したように、微細構造を有する一般的な半導体装置の製造工程においてはランプアニールによる短時間熱処理が有効である。そのためフラッシュメモリを有するデバイス（フラッシュメモリ装置）の製造工程にも当然のようにランプアニールが用いられてきた。
【００１４】
しかし本発明者は、フラッシュメモリ装置の製造工程においては、所定の層間絶縁膜の熱処理に炉アニールを使用すると、ランプアニールのみを使用した場合よりも書き換え可能回数が向上することを見出した。
【００１５】
一般に、フラッシュメモリセルを覆う層間絶縁膜の形成には常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）が用いられるが、その成膜温度は３００〜４００℃である。そのような層間絶縁膜の熱処理にランプアニールを行うと、当該層間絶縁膜の温度が急激に上昇するため急速に収縮しようとする。そして、その収縮によるストレスがフラッシュメモリセルに加わり、フラッシュメモリ装置の書き換え耐性を低下させていたと考えられる。
【００１６】
図１および図２は本発明に係るフラッシュメモリ装置の製造方法を説明するための図であり、フラッシュメモリセルを覆う第１の層間絶縁膜形成時の断面図である。同図中、左側はフラッシュメモリセルを含む記憶素子領域を示しており、右側は周辺回路領域を示している。
【００１７】
以下、図１および図２に基づいて、実施の形態１に係るフラッシュメモリ装置の製造方法を説明する。まず、常法により、半導体基板１００上の記憶素子領域に浮遊ゲート１１、制御ゲート１２およびソースドレイン領域１０１を有するフラッシュメモリセルを形成すると共に、周辺回路領域に制御ゲート１２およびソースドレイン領域１０２を有するトランジスタを形成する。
【００１８】
その後、フラッシュメモリセル上にＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）層１３、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ ｇｌａｓｓ）層１４、ＢＰＴＥＯＳ（ｂｏｒｏ−ｐｈｏｓｐｈｏ ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）層１５およびＮＳＧ層１６の多層構造から成る第１の層間絶縁膜１０を形成する。まず、その最下層として、周辺回路領域のトランジスタ上部にのみ選択的にコバルトシリサイド（ＣｏＳｉ）を形成するためのＴＥＯＳ層１３（以下「ＳＰ−ＴＥＯＳ層（シリサイドプロテクションＴＥＯＳ層）」）を、フラッシュメモリセル上に減圧ＣＶＤによって形成する。そして周辺回路領域のトランジスタ上部にコバルトシリサイドを形成後、当該トランジスタの活性化層へ上層のＢＰＴＥＯＳ層１５にドープされた不純物が進入するのを防ぐためのＮＳＧ層１４を、常圧ＣＶＤによって形成する。次いで、常圧ＣＶＤによりＢＰＴＥＯＳ層１５を成膜し、焼き締めのため、８００℃、３０秒のランプアニールを加える。
【００１９】
次にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりＢＰＴＥＯＳ層１５上面の平坦化処理を行い、第１の層間絶縁膜１０の最上層としてＮＳＧ層１６を常圧ＣＶＤにより成膜する。ここで、ＮＳＧ層１６形成後、焼き締めのための熱処理を行う。従来、この熱処理は８００℃、３０秒のランプアニールを行っていたが、本実施の形態ではそれに代えて８００℃、３０分間の炉アニールを加える。この炉アニールの雰囲気としては、例えば水素雰囲気、窒素雰囲気、アルゴン雰囲気等が考えられ、それらの何れであってもよい。
【００２０】
その後、第１の層間絶縁膜１０にコンタクト（不図示）を形成した後、図２に示すように、第１のアルミ配線２１を形成し、その上にＨＤＰ層２２およびプラズマＴＥＯＳ層２３の二層構造から成る第２の層間絶縁膜２０を形成する。そしてさらに、第２の層間絶縁膜２０にコンタクト（不図示）を形成した後、第２のアルミ配線３１を形成し、その上にＨＤＰ層３２およびプラズマＴＥＯＳ層３３の二層構造から成る第３の層間絶縁膜３０を形成する。そして、第３の層間絶縁膜３０にコンタクト（不図示）を形成した後、最上の配線である第３のアルミ配線４１を形成し、最後に装置表面をガラスコート４２で覆う。
【００２１】
ここでは、フラッシュメモリセル上方に３層の配線構造を有するフラッシュメモリ装置を例に示しているが、本発明の適用はそれに限定されるものではない。例えば、単層配線構造や２層以上のあらゆる配線構造を有するものに対しても適用可能であることは明らかである。
【００２２】
また、上記説明では第１の層間絶縁膜１０のＮＳＧ層１６形成後のタイミングで炉アニールを行ったが、本発明における炉アニールを行うタイミングはこれに限定されない。例えば、ＢＰＴＥＯＳ層１５を成膜した直後の熱処理に、炉アニールを行うものであってもよい。
【００２３】
なお、ＢＰＴＥＯＳ層１５を成膜した直後の熱処理、並びにＮＳＧ層１６形成後の熱処理の両方に炉アニールを行ってもよい。但し、炉アニールは比較的長い処理時間が必要であるため、炉アニールの回数が多くなると製造効率が大きく劣化する恐れもある。
【００２４】
図３（ａ）および図３（ｂ）は、実施の形態１の効果を説明するための図であり、フラッシュメモリセルの浮遊電極トランジスタに所定のストレスを与えたときのゲート閾値電圧の変動量ΔＶｔｈの、ウェハ上における分布図である。このΔＶｔｈの値が小さいほど、当該メモリセルの書き換え耐性が高いと言える。図３（ａ）は、従来の製造方法により形成された第１の層間絶縁膜１０（即ち、各層の形成時に焼き締めにランプアニールのみを用いたもの）を有するフラッシュメモリ装置が形成されたウェハ上の分布図である。図３（ｂ）は、実施の形態１に係る製造工程により形成された第１の層間絶縁膜１０を有するフラッシュメモリ装置が形成されたウェハ上の分布図である。
【００２５】
なお、図３（ａ）および図３（ｂ）それぞれのフラッシュメモリ装置は、第１の層間絶縁膜１０の形成工程以外は互いに同一の条件により形成されている。また、図３（ａ）と図３（ｂ）は、共に同一のロット内のウェハから得たデータによるものである。
【００２６】
これらの図に示すように、本実施の形態に係るフラッシュメモリ装置において、従来のフラッシュメモリ装置よりも△Ｖｔｈが約１．０Ｖ程度改善されたことが確認できた。即ち、本実施の形態に係るフラッシュメモリの製造方法によれば、メモリセルの書き換え耐性の向上を図ることができる。
【００２７】
図４は、第１の層間絶縁膜１０の形成の際に行う炉アニールの温度、雰囲気およびそれを行うタイミング、をそれぞれ変えた場合のΔＶｔｈの変化を示す図である。同図から、次のことが分かる。即ち、（１）炉アニールの温度が６００℃以上となると、ΔＶｔｈを抑える効果が特に向上する。（２）水素雰囲気の炉アニールは、窒素雰囲気の炉アニールよりもΔＶｔｈを抑える効果は大きい。（３）炉アニールのタイミングは、ＢＰＴＥＯＳ層１５の形成直後に行うよりも、第１の層間絶縁膜１０の最上層であるＮＳＧ層１６の形成後に行う方がΔＶｔｈを抑える効果は大きい。また、図示は省略するが、アルゴン雰囲気の炉アニールでもΔＶｔｈを抑える効果は得られる。しかし、水素雰囲気ほどの効果は得られなかった。
【００２８】
つまり、第１の層間絶縁膜１０の形成の際の炉アニールの温度は６００℃以上、同炉アニールの雰囲気は水素雰囲気、また、同炉アニールのタイミングは第１の層間絶縁膜１０の最上層であるＮＳＧ層１６の後、とすることによりフラッシュメモリ装置の書き換え耐性の向上をより効果的に図ることができる。
【００２９】
なお、ここでは第１の層間絶縁膜１０の形成の際に行う炉アニールの温度を、従来の製法におけるランプアニールの温度と同じ８００℃として説明したが、炉アニールの場合、ランプアニールよりも熱処理時間が長くなるので、トランジスタへの悪影響（例えばショートチャネル効果等）を与える恐れがある。その場合は、当該炉アニールの温度を下げることが望ましい。しかしながら、その温度を下げると、トランジスタのソースドレイン領域などにおける不純物の活性化率が低下するという問題が生じることも考えられる。その問題は、例えばコンタクト形成後や不純物注入後等に８００℃以上の温度のランプアニールを行うことで解消できると考えられる。
【００３０】
＜実施の形態２＞
本実施の形態では、フラッシュメモリセルの上方に形成される配線およびその配線を覆う層間絶縁膜の本発明に係る形成工程について説明する。
【００３１】
フラッシュメモリセルの上方に形成された配線を覆う層間絶縁膜は、配線直上にはカバレッジ性に優れたＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）膜を堆積し、その上にプラズマＴＥＯＳ膜を堆積して平坦化することにより形成される。一般的に、ＨＤＰ膜の成膜温度は３００℃程度、プラズマＴＥＯＳ膜の成膜温度は４００℃である。本発明者は、両者の成膜温度が異なることに起因して、プラズマＴＥＯＳ膜の堆積中にＨＤＰ膜の温度が急激に上昇してＨＤＰ膜が急速に収縮しようとするため、それによるストレスが下方のフラッシュメモリセルに加わることで書き換え耐性を低下させていたのではないかと考えた。
【００３２】
以下、本実施の形態に係るフラッシュメモリ装置の製造工程を説明する。まず、実施の形態１と同様の工程により、図１に示すように、半導体基板１００上の記憶素子領域にフラッシュメモリセルを形成すると共に周辺回路領域にトランジスタを形成し、それらの上に第１の層間絶縁膜１０を形成する。
【００３３】
その後、第１の層間絶縁膜１０にコンタクト（不図示）を形成した後、図２に示すように、第１のアルミ配線２１を形成し、その上にＨＤＰ層２２を成膜温度３００℃で堆積する。本実施の形態では、ここで４００℃、１５分間の炉アニールを加える。この炉アニールの雰囲気は、例えば水素雰囲気、窒素雰囲気、アルゴン雰囲気等の何れであってもよい。その結果、ＨＤＰ層２２の温度（ウェハ温度）は、４００℃となる。そして、当該ＨＤＰ層２２上にプラズマＴＥＯＳ層２３を上記炉アニールの温度と同じ４００℃の成膜温度で堆積させる。即ち、このときのプラズマＴＥＯＳ層２３の成膜温度とＨＤＰ層２２の温度とは同じである。そして、プラズマＴＥＯＳ層２３上面をＣＭＰで平坦化して、第２の層間絶縁膜２０の形成が完了する。
【００３４】
このように、本実施の形態によれば、ＨＤＰ層２２形成後に、その後に行われるプラズマＴＥＯＳ層２３の成膜温度と同一温度の炉アニールを加えることで、プラズマＴＥＯＳ層２３の成膜温度とそのときのＨＤＰ層２２の温度とが同一になる。よって、プラズマＴＥＯＳ層２３の堆積中にＨＤＰ層２２が急速に収縮するようなことはなく、下方のフラッシュメモリセルに加わるストレスが抑えられている。
【００３５】
そして、第２の層間絶縁膜２０にコンタクト（不図示）を形成した後、第２のアルミ配線３１を形成し、その上に、第３の層間絶縁膜３０を上記第２の層間絶縁膜２０と同様の手法により形成する。即ち、第２のアルミ配線３１上にＨＤＰ層３２を３００℃で成膜し、４００℃、１５分間の炉アニールを加える。次いで、その上にプラズマＴＥＯＳ層３３を４００℃の成膜温度で堆積させ、その上面をＣＭＰで平坦化して、第３の層間絶縁膜３０を形成する。このときも、プラズマＴＥＯＳ層３３の堆積中にＨＤＰ層３２が急速に収縮するようなことはなく、下方のフラッシュメモリセルに加わるストレスが抑えられる。
【００３６】
以降は、実施の形態１と同様に、第３の層間絶縁膜３０にコンタクト（不図示）を形成した後、最上の配線である第３のアルミ配線４１を形成し、最後に装置表面をガラスコート４２で覆う。
【００３７】
なお、本実施の形態においても、フラッシュメモリセル上方に３層の配線構造を有するフラッシュメモリ装置を例に示したが、２層以上のあらゆる多層配線構造を有するものに対しても適用可能であることは明らかである。
【００３８】
図５（ａ）および（ｂ）は、実施の形態２の効果を説明するための図であり、フラッシュメモリセルの浮遊電極トランジスタにストレスを与えたときのゲート閾値電圧の変動量ΔＶｔｈのウェハ上における分布図である。図５（ａ）は、従来の製造工程により形成された第２および第３の層間絶縁膜２０，３０（即ち、炉アニールを加えることなく、ＨＤＰ層２１，３１を３００℃、プラズマＴＥＯＳ層２２，３２を４００℃で成膜したもの）を有するフラッシュメモリ装置が形成されたウェハ上の分布図である。図５（ｂ）は、実施の形態２に係る製造工程により形成された第２および第３の層間絶縁膜２０，３０を有するフラッシュメモリ装置が形成されたウェハ上の分布図である。
【００３９】
なお、図５（ａ）および図５（ｂ）のフラッシュメモリ装置は、第２の層間絶縁膜１０の形成工程以外は互いに同一の条件により形成されており、共に第１の層間絶縁膜１０は実施の形態１の形成工程により形成されている。また、図５（ａ）と図５（ｂ）は、共に同一のロット内のウェハから得たデータによるものである。
【００４０】
これらの図に示すように、本実施の形態に係るフラッシュメモリ装置において従来のフラッシュメモリ装置よりも△Ｖｔｈが約０．６Ｖ程度改善されたことが確認できた。即ち、本実施の形態に係るフラッシュメモリの製造方法によれば、メモリセルの書き換え耐性の向上を図ることができる。
【００４１】
また、上記したように、ＨＤＰ層２２に加える炉アニールの雰囲気は、例えば水素雰囲気、窒素雰囲気、アルゴン雰囲気等の何れであってもよいが、本発明者によって、中でも水素雰囲気の炉アニールを行った場合に、フラッシュメモリ装置の書き換え耐性の向上をより効果的に図ることができることが確認された。
【００４２】
＜実施の形態３＞
以下、実施の形態３に係るフラッシュメモリ装置の製造工程を説明する。まず、実施の形態１と同様の工程により図１に示すように、半導体基板１００上の記憶素子領域にフラッシュメモリセルを形成すると共に周辺回路領域にトランジスタを形成し、それらの上に第１の層間絶縁膜１０を形成する。
【００４３】
その後、第１の層間絶縁膜１０にコンタクト（不図示）を形成した後、図２に示すように、第１のアルミ配線２１を形成し、その上にＨＤＰ層２２を成膜温度４００℃で堆積する。そして、ＨＤＰ層２２上にプラズマＴＥＯＳ層２３を上記ＨＤＰ層２２の成膜温度と同じ４００℃の成膜温度で堆積させる。即ち、このときのプラズマＴＥＯＳ層２３の成膜温度とＨＤＰ層２２の温度（ウェハ温度）とは同じである。そして、プラズマＴＥＯＳ層２３上面をＣＭＰで平坦化して、第２の層間絶縁膜２０の形成が完了する。
【００４４】
このように、本実施の形態によれば、ＨＤＰ層２２の成膜温度と、その後に行われるプラズマＴＥＯＳ層２３の成膜温度とを同一にしているので、プラズマＴＥＯＳ層２３の堆積中にＨＤＰ層２２が急速に収縮するようなことはなく、下方のフラッシュメモリセルに加わるストレスが抑えられている。
【００４５】
そして、第２の層間絶縁膜２０にコンタクト（不図示）を形成した後、第２のアルミ配線３１を形成し、その上に、第３の層間絶縁膜３０を上記第２の層間絶縁膜２０と同様の手法により形成する。即ち、ＨＤＰ層３２およびプラズマＴＥＯＳ層３３を共に成膜温度４００℃で堆積し、その上面をＣＭＰで平坦化して、第３の層間絶縁膜３０を形成する。その結果、プラズマＴＥＯＳ層３３の堆積中にＨＤＰ層３２が急速に収縮するようなことはなく、下方のフラッシュメモリセルに加わるストレスは抑えられる。
【００４６】
以降は、実施の形態１と同様に、第３の層間絶縁膜３０にコンタクト（不図示）を形成した後、最上の配線である第３のアルミ配線４１を形成し、最後に装置表面をガラスコート４２で覆う。
【００４７】
なお、本実施の形態においても、フラッシュメモリセル上方に３層の配線構造を有するフラッシュメモリ装置を例に示したが、２層以上のあらゆる多層配線構造を有するものに対しても適用可能であることは明らかである。
【００４８】
図６（ａ）および図６（ｂ）は、実施の形態３の効果を説明するための図であり、フラッシュメモリセルの浮遊電極トランジスタにストレスを与えたときのゲート閾値電圧の変動量ΔＶｔｈのウェハ上における分布図である。図６（ａ）は、従来の製造工程により形成された第２および第３の層間絶縁膜２０，３０（即ち、ＨＤＰ層２２，３２を３００℃、プラズマＴＥＯＳ層２３，３３を４００℃でそれぞれ成膜したもの）を有するフラッシュメモリ装置が形成されたウェハ上の分布図である。図６（ｂ）は、実施の形態３に係る製造工程により形成された第２および第３の層間絶縁膜２０，３０を有するフラッシュメモリ装置が形成されたウェハ上の分布図である。
【００４９】
なお、図６（ａ）および図６（ｂ）のフラッシュメモリ装置は、第２の層間絶縁膜１０の形成工程以外は互いに同一の条件により形成されており、共に第１の層間絶縁膜１０は従来の形成工程（各層の熱処理にランプアニールのみを使用するもの）により形成されている。また、図６（ａ）と図６（ｂ）は、共に同一のロット内のウェハから得たデータによるものである。
【００５０】
これらの図に示すように、本実施の形態に係るフラッシュメモリ装置において、従来のフラッシュメモリ装置よりも△Ｖｔｈが約０．７Ｖ程度改善されたことが確認できた。即ち、本実施の形態に係るフラッシュメモリの製造方法によれば、メモリセルの書き換え耐性の向上を図ることができる。
【００５１】
なお、以上の説明においては、ＨＤＰ層２２，３２およびプラズマＴＥＯＳ層２３，３３を共に４００℃の成膜温度に揃えて形成したが、それらを共に３００℃に揃えてもよく、上記と同様の効果を得ることができる。
【００５２】
また、本実施の形態においては、第２の層間絶縁膜２０および第３の層間絶縁膜３０としてそれぞれ２層構造のものを例示したが、本発明の適用はそれに限定されるものではなく、それらは３層以上の多層構造であってもよい。その場合は当該多層構造の全ての層を同じ成膜温度で形成することで、各層の形成時に発生するストレスを抑制することができる。
【００５３】
＜実施の形態４＞
本発明者は、フラッシュメモリセルの上方に形成される配線に形成後に炉アニールを加えることでも、当該フラッシュメモリセルの書き換え耐性が向上することを見出した。配線形成時に発生したストレスは層間絶縁膜を介してフラッシュメモリセルに印加されており、配線形成後の当該炉アニールによってそのストレスが緩和されるためであると考えられる。
【００５４】
以下、実施の形態４に係るフラッシュメモリ装置の製造工程を説明する。まず、実施の形態１と同様の工程により図１に示すように、半導体基板１００上の記憶素子領域にフラッシュメモリセルを形成すると共に周辺回路領域にトランジスタを形成し、それらの上に第１の層間絶縁膜１０を形成する。
【００５５】
その後、第１の層間絶縁膜１０にコンタクト（不図示）を形成した後、図２に示すように、第１のアルミ配線２１を形成する。本実施の形態ではここで４００℃、１５分間の炉アニールを加える。この炉アニールの雰囲気は、例えば水素雰囲気、窒素雰囲気、アルゴン雰囲気等の何れであってもよい。そしてその上にＨＤＰ層２２、プラズマＴＥＯＳ層２３を所定の成膜温度で堆積させ、上面をＣＭＰで平坦化することで、第２の層間絶縁膜２０を形成する。
【００５６】
そして、第２の層間絶縁膜２０にコンタクト（不図示）を形成した後、第２のアルミ配線３１を形成し、ここでも上記第１のアルミ配線２１形成時と同様に４００℃、１５分間の炉アニールを加える。そしてその上にＨＤＰ層３２、プラズマＴＥＯＳ層３３を所定の成膜温度で堆積させ、上面をＣＭＰで平坦化することで、第３の層間絶縁膜３０を形成する。
【００５７】
以降は、実施の形態１と同様に、第３の層間絶縁膜３０にコンタクト（不図示）を形成した後、最上の配線である第３のアルミ配線４１を形成し、最後に装置表面をガラスコート４２で覆う。
【００５８】
本実施の形態のようにフラッシュメモリセル上方の第１のアルミ配線２１および第２のアルミ配線３１形成の際に炉アニールを加えることで、フラッシュメモリ装置の書き換え耐性は向上する。
【００５９】
また図７は、本実施の形態に係るフラッシュメモリ装置における書き換え回数（書き込み／消去回数）に対する消去時間の変化を示すグラフである。同図においては、第１のアルミ配線２１および第２のアルミ配線３１の形成後に加える炉アニールを、窒素雰囲気で行った場合（試料１，２）と、水素雰囲気で行った場合（試料３，４）との比較を示している。この図から分かるように、当該炉アニールを水素雰囲気で行った場合、窒素雰囲気で行った場合に比べ、多数回書き喚え後の消去時間の劣化が抑制される。即ち、本実施の形態においては、第１のアルミ配線２１および第２のアルミ配線３１の形成後の炉アニールを水素雰囲気で行うことにより、フラッシュメモリ装置の書き換え耐性の向上をより効果的に図ることができることが確認された。
【００６０】
なお、以上の説明においては、ＨＤＰ層２２，３２およびプラズマＴＥＯＳ層２３，３３の成膜温度の説明は省略したが、それらの成膜温度を配線２１，３１形成後の炉アニールの温度と同じ４００℃に揃えて形成することが望ましい。上記実施の形態３から明らかなように、第２および第３の層間絶縁膜２０，３０形成時に発生するストレスは抑制され、フラッシュメモリ装置の書き換え耐性向上の効果はより大きく得られる。
【００６１】
なお、実施の形態２〜４において、第２および第３の層間絶縁膜２０，３０の各層の成膜温度や炉アニールの温度が互いに同じである旨を示した。しかし通常、成膜装置や炉アニール装置は温度の誤差を有するため、それらの温度を完全に一致させることは困難である場合が多い。しかし、それらの温度の１０％程度の差異は、本発明の効果を充分に得ることができる許容範囲内である。
【００６２】
また、第１、第２および第３の配線２１，３１，４１としてアルミ配線を示したが、本発明の適用はそれに限定されるものではない。例えば、銅（Ｃｕ）やタングステン（Ｗ）等、他の金属を含む配線であってもよいし、純金属のみで形成された配線であってもよい。
【００６３】
【発明の効果】
本発明に係るフラッシュメモリの製造方法によれば、フラッシュメモリセルに加わるストレスを抑えることができ、フラッシュメモリ装置の書き換え耐性は向上する。
【図面の簡単な説明】
【図１】本発明に係るフラッシュメモリ装置の製造方法を説明するための図である。
【図２】本発明に係るフラッシュメモリ装置の製造方法を説明するための図である。
【図３】実施の形態１に係るフラッシュメモリの製造方法の効果を説明するための図である。
【図４】実施の形態１に係るフラッシュメモリの製造方法において、第１の層間絶縁膜の形成の際に行う炉アニールの条件とΔＶｔｈとの関係を示す図である。
【図５】実施の形態２に係るフラッシュメモリの製造方法の効果を説明するための図である。
【図６】実施の形態３に係るフラッシュメモリの製造方法の効果を説明するための図である。
【図７】実施の形態４に係るフラッシュメモリ装置における書き換え回数に対する消去時間の変化を示すグラフである。
【符号の説明】
１０ 第１の層間絶縁膜、１１ 浮遊ゲート、１２ 制御ゲート、１３ ＳＰ−ＴＥＯＳ層、１４，１６ ＮＳＧ層、１５ ＢＰＴＥＯＳ層、２０ 第２の層間絶縁膜、２１ 第１のアルミ配線、２２，３２ ＨＤＰ層、２３，３３ プラズマＴＥＯＳ層、３０ 第３の層間絶縁膜、３１ 第２のアルミ配線、４１ 第３のアルミ配線、４２ ガラスコート、１００ 半導体基板。
Claims (9)
- （ａ）半導体基板上にフラッシュメモリセルを形成する工程と、
（ｂ）前記フラッシュメモリセル上に第１の層間絶縁膜を形成する工程とを備え、
前記工程（ｂ）において、熱処理として少なくとも１回以上の炉アニールが行われる
ことを特徴とするフラッシュメモリ装置の製造方法。 - 請求項１に記載のフラッシュメモリ装置の製造方法であって、
前記第１の層間絶縁膜は多層構造であり、
前記工程（ｂ）において、前記炉アニールは前記多層構造の最上層形成後に行われる
ことを特徴とするフラッシュメモリ装置の製造方法。 - 請求項１または請求項２に記載のフラッシュメモリ装置の製造方法であって、
前記炉アニールの温度は６００℃以上である
ことを特徴とするフラッシュメモリ装置の製造方法。 - （ａ）半導体基板上にフラッシュメモリセルを形成する工程と、
（ｂ）前記フラッシュメモリセルの上方に金属を含む配線を形成する工程と、
（ｃ）前記配線上に第２の層間絶縁膜を形成する工程とを備え、
前記工程（ｃ）において、熱処理として少なくとも１回以上の炉アニールが行われる
ことを特徴とするフラッシュメモリ装置の製造方法。 - 請求項４に記載のフラッシュメモリ装置の製造方法であって、
前記第２の層間絶縁膜は多層構造であり、
前記工程（ｃ）において、前記炉アニールの温度と前記多層構造のうちの前記炉アニール後に形成する層の成膜温度とは同じである
ことを特徴とするフラッシュメモリ装置の製造方法。 - （ａ）半導体基板上にフラッシュメモリセルを形成する工程と、
（ｂ）前記フラッシュメモリセルの上方に金属を含む配線を形成する工程と、
（ｃ）前記配線上に多層構造の第２の層間絶縁膜を形成する工程とを備え、
前記工程（ｃ）において、前記多層構造の各層の成膜温度は同じである
ことを特徴とするフラッシュメモリ装置の製造方法。 - （ａ）半導体基板上にフラッシュメモリセルを形成する工程と、
（ｂ）前記フラッシュメモリセルの上方に金属を含む配線を形成して炉アニールを行う工程と、
（ｃ）前記配線上に第２の層間絶縁膜を形成する工程とを備える
ことを特徴とするフラッシュメモリ装置の製造方法。 - 請求項７に記載のフラッシュメモリ装置の製造方法であって、
前記炉アニールの温度と、前記第２の層間絶縁膜の成膜温度とは同じである
ことを特徴とするフラッシュメモリ装置の製造方法。 - 請求項１から請求項８のいずれかに記載のフラッシュメモリ装置の製造方法であって、
前記炉アニールは、水素雰囲気により行われる
ことを特徴とするフラッシュメモリ装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002347058A JP2004179586A (ja) | 2002-11-29 | 2002-11-29 | フラッシュメモリ装置の製造方法 |
| US10/448,352 US20040106255A1 (en) | 2002-11-29 | 2003-05-30 | Manufacturing method of flash memory device |
| KR1020030043581A KR20040047539A (ko) | 2002-11-29 | 2003-06-30 | 플래시 메모리 장치의 제조 방법 |
| TW092119517A TW200409301A (en) | 2002-11-29 | 2003-07-17 | Manufacturing method of flash memory device |
| DE10335391A DE10335391A1 (de) | 2002-11-29 | 2003-08-01 | Herstellungsverfahren für ein Flash-Speicherbauteil |
| CNA03152530XA CN1505134A (zh) | 2002-11-29 | 2003-08-01 | 闪速存储器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002347058A JP2004179586A (ja) | 2002-11-29 | 2002-11-29 | フラッシュメモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004179586A true JP2004179586A (ja) | 2004-06-24 |
Family
ID=32322039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002347058A Pending JP2004179586A (ja) | 2002-11-29 | 2002-11-29 | フラッシュメモリ装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20040106255A1 (ja) |
| JP (1) | JP2004179586A (ja) |
| KR (1) | KR20040047539A (ja) |
| CN (1) | CN1505134A (ja) |
| DE (1) | DE10335391A1 (ja) |
| TW (1) | TW200409301A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100852598B1 (ko) * | 2006-12-23 | 2008-08-14 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 제조방법 |
| US7687359B2 (en) * | 2006-12-22 | 2010-03-30 | Dongbu Hitek Co., Ltd. | Method for fabricating flash memory device |
| US8034691B2 (en) | 2008-08-18 | 2011-10-11 | Macronix International Co., Ltd. | HDP-CVD process, filling-in process utilizing HDP-CVD, and HDP-CVD system |
| KR100984973B1 (ko) * | 2010-02-03 | 2010-10-04 | (주)솔레즈 | 엘이디 투광기 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656556A (en) * | 1996-07-22 | 1997-08-12 | Vanguard International Semiconductor | Method for fabricating planarized borophosphosilicate glass films having low anneal temperatures |
| JPH10189579A (ja) * | 1996-12-27 | 1998-07-21 | Toshiba Corp | 半導体装置の製造方法 |
| US6103572A (en) * | 1997-02-07 | 2000-08-15 | Citizen Watch Co., Ltd. | Method of fabricating a semiconductor nonvolatile storage device |
| JP3159255B2 (ja) * | 1998-09-16 | 2001-04-23 | 日本電気株式会社 | 強誘電体容量で用いる電極のスパッタ成長方法 |
| JP3391317B2 (ja) * | 1999-10-29 | 2003-03-31 | 日本電気株式会社 | 不揮発性半導体装置の製造方法 |
-
2002
- 2002-11-29 JP JP2002347058A patent/JP2004179586A/ja active Pending
-
2003
- 2003-05-30 US US10/448,352 patent/US20040106255A1/en not_active Abandoned
- 2003-06-30 KR KR1020030043581A patent/KR20040047539A/ko not_active Application Discontinuation
- 2003-07-17 TW TW092119517A patent/TW200409301A/zh unknown
- 2003-08-01 CN CNA03152530XA patent/CN1505134A/zh active Pending
- 2003-08-01 DE DE10335391A patent/DE10335391A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US20040106255A1 (en) | 2004-06-03 |
| CN1505134A (zh) | 2004-06-16 |
| KR20040047539A (ko) | 2004-06-05 |
| TW200409301A (en) | 2004-06-01 |
| DE10335391A1 (de) | 2004-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4851740B2 (ja) | 半導体装置およびその製造方法 | |
| JP5998521B2 (ja) | 不揮発性半導体メモリー及び不揮発性半導体メモリーの製造方法 | |
| JP2008305871A (ja) | 半導体装置およびその製造方法 | |
| JP5091452B2 (ja) | 半導体装置の製造方法 | |
| JP2006013003A (ja) | 不揮発性半導体メモリ装置及びその製造方法 | |
| US7847335B2 (en) | Non-volatile memory device having a generally L-shaped cross-section sidewall SONOS | |
| JP5160751B2 (ja) | フラッシュメモリ素子及びその製造方法 | |
| JP2008227403A (ja) | 半導体装置およびその製造方法 | |
| JP2008166518A (ja) | 不揮発性半導体記憶装置 | |
| JP2004179586A (ja) | フラッシュメモリ装置の製造方法 | |
| JP2006203105A (ja) | 半導体装置の製造方法 | |
| US20080160784A1 (en) | Method of manufacturing semiconductor device | |
| JP2009200265A (ja) | 半導体装置およびその製造方法 | |
| CN100492606C (zh) | 制作快闪存储器件的方法 | |
| JP2006229044A (ja) | 半導体装置 | |
| JP6790808B2 (ja) | 半導体装置およびその製造方法 | |
| JP4593204B2 (ja) | 強誘電体メモリの製造方法 | |
| US7232693B2 (en) | Method for manufacturing ferroelectric memory | |
| JP3552846B2 (ja) | 半導体装置及びその製造方法 | |
| US20070278560A1 (en) | Nonvolatile semiconductor storage device having silicide in control gate electrode | |
| US20090001585A1 (en) | Method of manufacturing flash memory device | |
| JP2001196481A (ja) | フラッシュメモリ素子の製造方法 | |
| TWI236731B (en) | Manufacturing methods and structures of memory device | |
| KR100640528B1 (ko) | 오엔오막에서 열처리하기 위한 방법 | |
| TW452865B (en) | Method for forming conductive area by ionized metal plasma |