KR20090042427A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 활성영역 및 트렌치가 구획된 웨이퍼가 제공되는 단계, 트렌치 내에 소자 분리막을 형성하는 단계, 웨이퍼에 제1 베벨 식각 공정을 실시하는 단계, 활성영역에 RG 식각 공정을 실시하는 단계, 웨이퍼에 제2 베벨 식각 공정을 실시하는 단계 및 활성영역에 게이트 절연막 및 도전막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
베벨 식각, 디펙 소스, SOD, 평탄화, PWI, RG 식각

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 메모리 소자의 제조 공정 중 발생할 수 있는 결함을 개선하여 수율을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 한 장의 웨이퍼(wafer)에 다수개의 다이(die)들을 형성하는데, 각각의 다이(die) 내에는 다수개의 소자들(예를 들면, 메모리 셀들 및 트랜지스터들)이 포함된다.
한편, 최근에 반도체 소자의 집적도가 점차 증가함에 따라 소자들의 크기도 점차 작아지고 있는데, 소자들의 크기가 작아질수록 반도체 소자의 제조 공정도 미세한 패턴을 형성하기 위한 공정으로 개선되어야 한다.
집적도가 증가할수록 활성영역(active)의 크기도 감소하게 되는데, 이러한 감소로 인하여 후속 실시하는 갭필(gap-fill) 공정이 어려워질 수 있다. 이에 대하여, DRAM(dynamic random access memories) 소자를 예로 들어 설명하면 다음과 같 다.
DRAM 소자의 제조 방법은, 챔버 내에 웨이퍼를 로딩(loading)하고 식각 공정을 실시하여 활성영역(active)과 소자 분리 영역을 구획하는 트렌치(trench)를 형성한다. 이어서, 트렌치를 절연막으로 채우는 갭필 공정을 실시한다. 이때, 절연막은 갭필 공정을 용이하게 하기 위하여 유동성의 SOD(Spin On Dielectric)막으로 형성할 수 있다. SOD막을 형성한 이후에는, 활성영역이 드러나도록 평탄화 공정을 실시하는데, 이로써 트렌치 내에 형성된 SOD막은 소자 분리막이 된다.
소자 분리막을 형성한 이후에 활성영역 내에 리세스(recess) 패턴을 형성하기 위한 RG(recess gate) 식각 공정을 실시한다. 이어서, 리세스 패턴이 형성된 활성영역 상에 게이트 절연막을 형성하고, 게이트 라인용 도전막을 포함한 적층막을 형성한 후에 게이트 패터닝(patterning) 공정을 실시하여 게이트 라인을 형성할 수 있다.
하지만, 게이트 라인을 형성한 후에 게이트 라인이 끊어지거나, 또는 이웃하는 게이트 라인과 이어지는 결함이 발생하는 경우를 볼 수 있다. 도 1을 참조하면, 도 1은 도전막을 형성한 후(A 및 A')와 패터닝 공정 후(B 및 B')에 결함이 발생한 각각의 웨이퍼 평면(A 및 B) 및 단면(A' 및 B') 사진이다.
이러한 결함은 후속 반도체 소자의 제조 공정에도 계속 영향을 미칠 수 있다. 도 2를 참조하면, 각각의 사진들은 반도체 메모리 소자에 결함이 발생한 경우의 웨이퍼 사진이다. 또한, 상술한 바와 같은 결함은 메모리 소자뿐만 아니라 트랜지스터나 다수의 배선에서도 발생할 수 있다. 결국, 결함으로 인하여 패턴 형성이 어려워 질 수 있으며, 반도체 소자의 전기적 특성이 열화 될 수 있기 때문에, 수율의 감소를 초래할 수 있다.
본 발명이 해결하고자 하는 과제는, 반도체 소자의 제조 공정 단계에서 결함이 발생하는 단계를 찾고, 결함이 발생하는 단계에서 결함을 제거한 이후에 후속 공정을 수행함으로써 결함 발생의 증가를 방지하여 반도체 소자의 수율을 증가시킨다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은, 활성영역 및 트렌치가 구획된 웨이퍼가 제공된다. 트렌치 내에 소자 분리막을 형성한다. 웨이퍼의 가장자리를 식각하는 제1 베벨 식각 공정을 실시한다. 활성영역에 RG 식각 공정을 실시한다. 웨이퍼의 가장자리를 식각하는 제2 베벨 식각 공정을 실시한다. 활성영역에 게이트 절연막 및 도전막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
제1 및 제2 베벨 식각 공정은 건식 식각 공정으로 실시하며, 제1 및 제2 베벨 식각 공정은, 웨이퍼의 가장자리에 플라즈마를 발생시켜 웨이퍼의 가장자리를 식각한다.
제1 및 제2 베벨 식각 공정은 챔버 내에 반응가스 및 베리어가스를 공급하여 플라즈마를 발생시킨다.
소자 분리막은 유동성막으로 형성하며, 유동성막은 SOD(Spin On Dielectric) 막으로 형성한다.
RG(recess gate) 식각 공정은 활성영역 내에 후속 게이트가 형성될 트렌치를 형성하는 공정이다.
본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은, 활성영역 및 트렌치가 구획된 웨이퍼가 제공된다. 트렌치를 채우도록 유동성 절연막을 형성한다. 활성영역이 드러나도록 평탄화 공정을 실시한다. 웨이퍼에 제1 베벨 식각 공정을 실시한다. 활성영역에 RG 식각 공정을 실시한다. 웨이퍼에 제2 베벨 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
본 발명은, 반도체 소자의 제조 공정 단계에서 결함이 발생하는 단계를 초기 단계에서 찾아, 결함이 발생하는 단계에서 결함을 제거한 이후에 후속 공정을 수행함으로써 결함 발생의 증가를 방지할 수 있고, 이로 인해, 반도체 소자의 수율을 증가시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되 는 것이다.
본 발명을 기술하기 이전에, 반도체 소자의 제조 공정 단계 중에서 결함이 다량으로 발생하는 공정 단계를 찾기 위하여 각각의 단계별로 PWI 결과를 토대로 하여 분석하면 다음과 같다.
도 3은 반도체 소자의 공정 단계에 따른 PWI 결과이다. 각각의 PWI 결과는 제조 공정의 순서대로 게이트 절연막을 형성한 단계(30), 게이트용 도전막을 형성한 단계(31) 및 게이트 패터닝을 수행한 단계(32)의 사진들이다.
PWI 결과를 보면, 게이트 절연막을 형성한 단계(30)에서는 결함이 발생하는 것이 발견되지 않다가 게이트용 도전막을 형성한 단계(31)부터 결함이 다량으로 발생하는 것을 확인할 수 있었다. 즉, PWI 결과로부터, 결함이 주로 발생하는 단계는 도전막을 형성하는 단계 또는 그 이전 단계에서 발생한다는 것을 알 수 있다.
하지만, PWI 결과의 특성상, 최상부에 산화막 계열의 절연막이 형성된 웨이퍼의 경우에 결함을 식별하기가 어렵다. 이에 따라, 도시하지는 않았지만, 각각의 공정 단계의 단면 사진을 조사한 결과, 게이트 절연막을 형성하기 이전 단계인 RG 식각 공정을 실시한 이후에 결함이 주로 발생한다는 것을 알 수 있었다. 이에 따라, 다음과 같은 순서로 반도체 소자의 제조 공정을 실시한다.
도 4는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다. 도 4를 참조하면, 챔버 내에 웨이퍼를 로딩(400)하고, 활성영역(active)과 소자 분리 영역을 구분하는 트렌치(trench)를 형성(401)한다. 이어서, 트렌치를 절연막으로 채워 소자 분리막을 형성(402)한다. 소자 분리막은 집적도의 증가로 인하여 갭필 특성이 우수한 유동성 막인 SOD(Spin On Dielectric)막으로 형성하는 것이 바람직하다. 구체적으로, 소자 분리막은 트렌치가 채워지도록 SOD막을 형성한 후, 활성영역이 드러나도록 평탄화 공정(chemical mechanical polishing; CMP)을 수행하여 형성할 수 있다.
한편, 유동성막을 형성한 후에 평탄화 공정을 실시하면 웨이퍼의 가장자리 부분에 디펙(defect)이 발생하기가 쉽다. 이러한 웨이퍼 가장자리 영역의 디펙을 제거하기 위하여 제1 베벨 식각 공정을 실시(403)한다. 도 5를 참조하여 베벨(bevel) 식각 공정을 설명하면 다음과 같다. 베벨 식각 공정은 건식식각 공정으로 실시하는 것이 바람직하다. 예를 들어 설명하면, 베벨 식각 공정은 챔버 내에 웨이퍼를 로딩하고, 웨이퍼의 중앙(500)을 제외한 가장자리(500a)에 플라즈마를 발생시켜 웨이퍼의 가장자리(500a)에 발생한 디펙을 제거할 수 있다. 이처럼, 베벨 식각 공정을 수행함으로써 스핀(spin) 공정 및 평탄화 공정에 의한 흐름성 디펙을 제거하여 웨이퍼 상부에 형성된 막의 프로파일을 개선할 수 있다.
이어서, 활성영역 내에 후속 공정으로 게이트를 형성하기 위한 홈을 형성하기 위하여 RG(recess gate) 식각 공정을 실시(404)한다.
웨이퍼의 가장자리에 발생할 수 있는 디펙을 제거하기 위하여 제2 베벨 식각 공정을 실시(405)한다. 제2 베벨 식각 공정(405)을 구체적으로 설명하면 다음과 같다.
먼저, 제2 식각 공정(405)을 실시하는 이유를 설명하면, 상술한 공정 중에서, 제1 베벨 식각 공정(403)을 실시하는데, 제1 베벨 식각 공정(403)은 웨이퍼의 흐름성 디펙을 제거하기 위하여 실시하였다. 하지만, 제1 베벨 식각 공정(403)은 건식식각 공정의 특성상 웨이퍼의 가장자리 영역 중 원하는 영역에만 적용하기가 어렵기 때문에, 웨이퍼의 가장자리 영역으로부터 더 안쪽(웨이퍼의 중앙 방향으로)으로 제1 베벨 식각 공정(403)의 영향이 미칠 수 있다. 즉, 제1 베벨 식각 공정에 의해 RG 식각 공정(404) 시에도 웨이퍼의 가장자리 영역의 패턴이 불균일하게 형성될 수 있으며, 이로부터 불량 디펙 소스(source)가 발생할 수 있다. 이러한 디펙 소스는 후속 공정 시 패턴 내에 결함을 발생할 수도 있으며, 이러한 결함으로 인하여 수율이 감소할 수 있다.
이를 해결하기 위하여, RG 식각 공정(404)을 수행한 이후에 제2 베벨 식각 공정(405)을 실시한다. 제2 베벨 식각 공정(405)은 상술한 제1 베벨 식각 공정(403)과 동일한 방법으로 실시할 수 있다. 구체적으로 설명하면, 제2 베벨 식각 공정(405)은 웨이퍼의 가장자리 영역을 노출시키고 반응가스 및 베리어가스를 주입하여 플라즈마가 웨이퍼의 가장자리 영역에서만 형성되도록 하여 실시할 수 있다. 이처럼, 제2 베벨 식각 공정(405)을 실시함으로써 웨이퍼의 가장자리 부근에 발생할 수 있는 디펙 소스를 제거할 수 있다. 이를, 다음의 PWI 결과로 보면 다음과 같다.
도 6 및 도 7은 종래와 본 발명에 따른 결과를 설명하기 위한 사진들이다.
도 6을 참조하면, 제2 베벨 식각 공정을 실시하지 않은 종래의 웨이퍼 사진과 제2 베벨 식각 공정을 실시한 본 발명의 웨이퍼 사진을 볼 수 있다. 종래의 웨이퍼 사진을 보면, ③ 영역과 ② 영역의 사이에 결함이 발생된 것을 볼 수 있다. 한편, 본 발명의 사진을 보면, 제2 베벨 식각 공정을 추가함으로써 ③ 영역과 ② 영역 사이에 결함이 제거된 것을 볼 수 있다.
도 7을 참조하면, 종래와 본 발명에 따른 웨이퍼의 PWI 결과를 비교한 사진으로써, (a) 및 (b)는 종래 기술에 따라 제조한 각각 다른 웨이퍼의 PWI 결과이고, (A), (B), (C) 및 (D)는 본 발명에 따라 제조한 각각 다른 웨이퍼의 PWI 결과이다. 종래의 PWI 결과를 보면, 웨이퍼의 가장자리 영역에 결함(700)이 다량으로 발생한 것을 볼 수 있다. 한편, 본 발명의 PWI 결과를 보면, 웨이퍼의 가장자리 영역의 결함이 제거된 것을 볼 수 있다.
이에 따라, 반도체 소자의 제조 공정의 초기에 결함 발생 요소를 제거함으로써 후속 발생할 수 있는 결함을 감소시킬 수 있으며, 이로 인해 수율을 향상시킬 수 있다.
이어서, 웨이퍼 상에 게이트 절연막을 형성(406)하고, 게이트용 도전막을 형성(407)한다. 바람직하게는, 게이트 절연막은 산화막으로 형성할 수 있으며, 도전막은 도프트(doped) 폴리실리콘막으로 형성할 수 있다. 이어서, 후속 공정을 진행하여 반도체 소자를 제조한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래의 공정 단계에 따른 결함 발생 부분의 평면 및 단면 사진이다.
도 2는 종래의 반도체 소자에서 결함이 발생한 부분을 나타내는 사진들이다.
도 3은 반도체 소자의 공정 단계에 따른 PWI 결과이다.
도 4는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 5는 베벨 식각 공정을 설명하기 위한 도면이다.
도 6 및 도 7은 종래와 본 발명에 따른 결과를 설명하기 위한 사진들이다.

Claims (8)

  1. 활성영역 및 트렌치가 구획된 웨이퍼가 제공되는 단계;
    상기 트렌치 내에 소자 분리막을 형성하는 단계;
    상기 웨이퍼의 가장자리를 식각하는 제1 베벨 식각 공정을 실시하는 단계;
    상기 활성영역에 RG 식각 공정을 실시하는 단계;
    상기 웨이퍼의 가장자리를 식각하는 제2 베벨 식각 공정을 실시하는 단계; 및
    상기 활성영역에 게이트 절연막 및 도전막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 베벨 식각 공정은 건식 식각 공정으로 실시하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 제1 및 제2 베벨 식각 공정은,
    상기 웨이퍼의 가장자리에 플라즈마를 발생시켜 상기 웨이퍼의 가장자리를 식각하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 베벨 식각 공정은 상기 챔버 내에 반응가스 및 베리어가스를 공급하여 상기 플라즈마를 발생시키는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 소자 분리막은 유동성막으로 형성하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 유동성막은 SOD(Spin On Dielectric)막으로 형성하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 RG(recess gate) 식각 공정은 상기 활성영역 내에 후속 게이트가 형성될 트렌치를 형성하는 공정인 반도체 소자의 제조 방법.
  8. 활성영역 및 트렌치가 구획된 웨이퍼가 제공되는 단계;
    상기 트렌치를 채우도록 유동성 절연막을 형성하는 단계;
    상기 활성영역이 드러나도록 평탄화 공정을 실시하는 단계;
    상기 웨이퍼에 제1 베벨 식각 공정을 실시하는 단계;
    상기 활성영역에 RG 식각 공정을 실시하는 단계; 및
    상기 웨이퍼에 제2 베벨 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.
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