KR19990025192A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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최현철
강래구
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윤종용
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Abstract

반도체장치의 제조방법에 대해 개시된다. 본 발명의 방법은, 셀 영역 및 주변회로부의 반도체기판상에 통상적인 방법을 이용하여 게이트전극, 소스전극 및 드레인전극으로 이루어진 트랜지스터를 형성하는 단계와, 상기 셀 영역의 소스전극 및 드레인전극과 연결되는 패드 폴리층을 형성하는 단계와, 상기 패드 폴리층 형성 후 결과물 전면에 제1층간절연막을 형성하는 단계와, 상기 주변회로부의 제1층간절연막위에 비트라인을 형성하는 단계와, 상기 비트라인 형성 후 결과물 전면에 제2층간절연막을 형성하는 단계와, 상기 셀 영역에서는 패드 폴리층과 도전층으로 연결되는 스토리지 전극을, 상기 주변회로부에서는 실지 반도체장치의 동작과는 무관한 더미 스토리지 전극을 형성하는 단계와, 상기 스토리지 전극 및 더미 스토리지 전극이 감싸이도록 유전체막 및 플레이트 전극을 차례로 형성하는 단계와, 상기 플레이트 전극이 형성된 결과물 전면에 제3층간절연막을 형성하여 CMP 공정을 이용한 평탄화 공정을 실시하는 단계를 구비하여 이루어진 것을 특징으로 한다. 이에 따라, 셀 영역의 스토리지 전극의 패턴 형성시 주변회로부에는 더미 스토리지 전극을 형성시킴으로써 글로벌 단차를 줄여 CMP를 위해 필요한 층간절연막들의 두께가 줄어든다.

Description

반도체장치의 제조방법
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 반도체장치의 셀 영역과 주변 영역간의 단차를 줄이기 위한 반도체장치의 제조방법에 관한 것이다.
DRAM 소자의 집적도가 높아질수록 메모리 셀(cell)과 주변회로간의 단차가 증가하게 된다. 특히, DRAM과 논리 디바이스(logic device)가 하나의 칩(chip)에 형성되는 EML(Embedded Memory Logic)디바이스에서는 그 영향이 더욱 커지는 문제가 있다.
도 1은 종래의 제조방법에 따른 반도체 장치를 나타낸 도면으로(여기서, 도면부호의 설명은 본 발명의 발명과 동일한 부분에 대하여는 동일부호를 사용하였다), 이는 통상적인 방법으로 메모리 셀 영역과 주변회로부를 형성한 상태이다. 이 도 1을 참조하면, 메모리 셀 영역과 주변회로부간에 상당히 큰 단차가 발생하여 있음을 알 수 있다. 통상적으로, DRAM에 있어서 캐패시터의 형성 후 셀과 주변회로부 사이의 글로벌(global) 단차는 약 12,000Å으로 매우 크며, 이에 따라 별도의 조치없이 후속의 금속공정을 진행하는 경우, 사진식각공정에서 노광장치의 촛점이 달라지게 되어 금속브리지(metal bridge)를 유발하게 된다. 따라서, 이러한 문제를 해소하기 위하여 최근에는 캐패시터의 형성 후 CMP(Chemical Mechanical Polishing) 공정으로 글로벌 단차를 개선하는 방법을 사용하는 추세이다.
그런데, 이 방법은 층간절연막(Inter-Layer Dielectric:ILD)을 20,000Å 이상으로 두껍게 증착하여 CMP를 수행하는 경우에는 CMP공정에 과도한 시간이 소모됨은 물론 이로 인해 ILD의 마모 균일도(uniformity)가 떨어지어 되어 칩 또는 웨이퍼(wafer)의 특정한 부분에서 후속의 배선과 단락을 유발하는 문제가 있다.
반대로 ILD의 두께를 얇게 증착하여 CMP를 수행하는 경우에는 CMP공정에 소모되는 시간은 감소하는 반면에 디싱(dishing)이 심해져서 마찬가지로 층간의 단락을 유발하게 된다.
본 발명이 이루고자 하는 기술적 과제는, CMP 공정의 소요시간을 줄이면서도 CMP 공정의 마모 균일도를 높일 수 있는 반도체장치의 제조방법을 제공하는 것이다.
도 1은 종래의 제조방법에 따른 반도체장치를 나타낸 단면도이다.
도 2는 본 발명의 제1실시예의 제조방법에 따른 반도체장치를 나타낸 단면도이다.
도면의 주요 부분에 대한 부호의 설명
100...반도체기판 101...트렌치 분리영역
1...게이트전극 2...질화막
3...스페이서 4...소스전극
5...드레인전극 8...패드 폴리층
10,20,30...제1층간절연막,제2층간절연막,제3층간절연막
12...비트라인 21,22...BC
24...스토리지 전극 25...더미 스토리지 전극
26...유전체막 28...플레이트 전극
32...배선
상기 과제를 이루기 위하여 본 발명에 의한 방법은, 셀 영역 및 주변회로부의 반도체기판상에 통상적인 방법을 이용하여 게이트전극, 소스전극 및 드레인전극으로 이루어진 트랜지스터를 형성하는 단계와, 상기 셀 영역의 소스전극 및 드레인전극과 연결되는 패드 폴리층을 형성하는 단계와, 상기 패드 폴리층 형성 후 결과물 전면에 제1층간절연막을 형성하는 단계와, 상기 주변회로부의 제1층간절연막위에 비트라인을 형성하는 단계와, 상기 비트라인 형성 후 결과물 전면에 제2층간절연막을 형성하는 단계와, 상기 셀 영역에서는 패드 폴리층과 도전층으로 연결되는 스토리지 전극을, 상기 주변회로부에서는 실지 반도체장치의 동작과는 무관한 더미 스토리지 전극을 형성하는 단계와, 상기 스토리지 전극 및 더미 스토리지 전극이 감싸이도록 유전체막 및 플레이트 전극을 차례로 형성하는 단계와, 상기 플레이트 전극이 형성된 결과물 전면에 제3층간절연막을 형성하여 CMP 공정을 이용한 평탄화 공정을 실시하는 단계를 구비하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.
도 2는 본 발명의 제1실시예의 제조방법에 따른 반도체 장치를 나타낸 도면이다.
도 2를 참조하여 순차적으로 설명하면 다음과 같다.
① 먼저 반도체기판(100)에 STI(Shallow Trench Isolation)를 사용하여 소정 깊이의 트렌치를 형성하고, 이 트렌치 내부를 절연막질로 채우고 평탄화시켜 분리영역(101)을 형성한다. 이어서, 상기 분리영역(101)이 형성된 결과물 전면에 게이트전극(1)을 형성하되, 상기 게이트전극용 도전층위에 질화막(2)을 추가로 증착하여 함께 패터닝한다. 이어서, 상기 패터닝된 질화막(2) 및 게이트전극(1)의 측벽에 스페이서(3)를 형성한 후, 상기 게이트전극(1)을 중심으로 양쪽의 반도체기판내에 소스전극(4) 및 드레인전극(5)을 형성한다. 다음으로, 셀 영역에는 셀프 얼라인 콘택(self align contact)으로 패드 폴리(8)를 형성한다.
② 상기 ①의 공정 후 결과물 전면에 제1층간절연막(10) 예컨대 산화막을 2000Å∼3000Å 정도 두께로 증착한 후, 통상의 적층구조(WSi/폴리)로 이루어진 비트라인(12)을 형성한다.
③ 상기 비트라인(12) 형성 후 결과물 전면에 제2층간절연막(20)을 4000Å∼6000Å 정도의 두께로 데포하고, 도시된 바와 같은 BC(21)를 형성시킨다. 이때, 셀 영역 이외 주변회로부의 소정의 액티브에도 BC(22)를 형성시키는데, 이 BC(22)는 실지 디바이스 동작에는 영향을 미치지 않도록 하여야 한다.
④ 상기 BC 형성 후 결과물 전면에 스토리지 전극으로 사용할 도전층 예컨대 폴리실리콘층을 1㎛ 정도 두께로 데포한 후, 셀 영역 및 상기 주변회로부의 BC형성영역(21,22)에 남도록 패터닝하여 스토리지 전극(24)을 완성한다. 이때, 상기 주변회로부에 형성된 스토리지 전극(25)을 더미(dummy) 스토리지 전극이라 칭한다.
⑤ 상기 스토리지 전극(25) 및 더미 스토리지 전극(25)의 형성 후 결과물 전면에 ONO(산화막/질화막/산화막) 구조의 유전체막(26)을 40Å∼50Å 정도의 두께로 형성하고, 이어서 플레이트 전극으로 사용할 도전층 예컨대 폴리실리콘층을 소정두께 데포한 후 셀 영역과 상기 주변회로부의 소정영역(스토리지 전극 및 더미 스토리지 전극이 형성되어 있는 영역)에만 남기고 식각하여 플레이트 전극(28)을 완성한다.
⑥ 상기 플레이트 전극(28)의 형성 후 결과물 전면에 제3층간절연막(30)을 ∼2㎛ 정도로 두껍게 형성하고, CMP 공정을 사용하여 상기 플레이트 전극(28)위에 소정의 두께를 예컨대 1000Å∼2000Å 남도록 한다. 이때, 상기 제3층간절연막(30)의 평탄화 공정을 에치 백으로도 할 수 있다.
⑦ 상기 ⑥의 공정 후 배선(32)을 형성한다.
이상 설명된 바와 같이 본 발명에 따른 반도체장치의 제조방법에 의하면, 셀 영역의 스토리지 전극의 패턴 형성시 주변회로부에는 더미 스토리지 전극을 형성시킴으로써 글로벌 단차를 줄여 CMP를 위해 필요한 층간절연막들의 두께가 줄어든다. 따라서, 층간절연막의 CMP 공정 시간이 감소되고, CMP 균일도를 개선시킬 수 있다.

Claims (2)

  1. 셀 영역 및 주변회로부의 반도체기판상에 통상적인 방법을 이용하여 게이트전극, 소스전극 및 드레인전극으로 이루어진 트랜지스터를 형성하는 단계;
    상기 셀 영역의 소스전극 및 드레인전극과 연결되는 패드 폴리층을 형성하는 단계;
    상기 패드 폴리층 형성 후 결과물 전면에 제1층간절연막을 형성하는 단계;
    상기 주변회로부의 제1층간절연막위에 비트라인을 형성하는 단계;
    상기 비트라인 형성 후 결과물 전면에 제2층간절연막을 형성하는 단계;
    상기 셀 영역에서는 패드 폴리층과 도전층으로 연결되는 스토리지 전극을, 상기 주변회로부에서는 실지 반도체장치의 동작과는 무관한 더미 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극 및 더미 스토리지 전극이 감싸이도록 유전체막 및 플레이트 전극을 차례로 형성하는 단계; 및
    상기 플레이트 전극이 형성된 결과물 전면에 제3층간절연막을 형성하여 CMP 공정을 이용한 평탄화 공정을 실시하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제3층간절연막의 평탄화공정은,
    에치 백 공정을 이용할 수도 있는 것을 특징으로 하는 반도체장치의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100546205B1 (ko) * 1999-06-29 2006-01-24 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100702308B1 (ko) * 2000-06-29 2007-03-30 주식회사 하이닉스반도체 반도체소자의 제조방법

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