KR101059809B1 - Ｍｅｅｌ 소자의 제조방법 - Google Patents

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Abstract

본 발명은 MEEL 소자의 제조방법을 개시한다. 개시된 본 발명은, 실리콘 기판 상에 플로팅 게이트용 제1폴리실리콘막을 형성하는 단계; 상기 플로팅 게이트용 제1폴리실리콘막 상에 산화막과 제1질화막 및 제1HLD 산화막을 차례로 형성하는 단계; 상기 제1HLD 산화막 상에 제1감광막 패턴을 형성한 후에 제1HLD 산화막과 제1질화막 및 산화막을 차례로 식각하는 단계: 상기 제1폴리실리콘막을 식각하여 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 전극 양측벽에 제2질화막을 형성하는 단계; 상기 기판 결과물 상에 컨트롤 게이트용 제2폴리실리콘막 및 제2감광막 패턴을 차례로 형성하는 단계; 상기 제2감광막 패턴을 이용하여 제2폴리실리콘막을 식각하여 컨트롤 게이트를 형성하는 단계; 상기 컨트롤 게이트를 포함한 기판 결과물 상에 HLD 산화막 및 질화막으로 이루어지는 LDD 산화막을 형성하는 단계; 상기 컨트롤 게이트 양측벽에 LDD 산화막이 잔류되도록 LDD 산화막을 식각하여 스페이서를 형성하는 단계; 및 상기 스페이서를 포함한 기판 결과물 상에 제3질화막 및 층간절연막을 형성하는 단계를 포함하는 MEEL 소자의 제조방법에 있어서, 상기 컨트롤 게이트를 형성하는 단계와 LDD 산화막을 형성하는 단계 사이에 이중 스페이서를 형성하는 단계를 포함한다.

Description

ＭＥＥＬ 소자의 제조방법{METHOD FOR MANUFACTURING OF MERGED EEPROM ＆ LOGIC DEVICE}
도 1a 내지 도 1d는 종래의 MEEL 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 MEEL 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판
22 : 플로팅 게이트용 제1폴리실리콘막
23 : 산화막 24 : 제1질화막
25 : 제1HLD 산화막 26 : 제2질화막
27 : 컨트롤 게이트용 제2폴리실리콘막
28 : 제1감광막 패턴 29 : 제3HLD 산화막
30 : 제2감광막 패턴 31 : LDD 산화막
32 : 제3질화막 33 : 층간절연막
본 발명은 MEEL 소자의 제조방법에 관한 것으로, 보다 상세하게는, 이이피롬 셀(EEPROM Cell) 영역의 게이트 전극에 이중 스페이서(Double Spacer)으로 형성함으로써 층간절연막에서 발생하는 보이드(Void)를 방지할 수 있는 MEEL 소자의 제조방법에 관한 것이다.
디램(DRAM)과 로직(Logic) 또는 이이피롬(EEPROM)과 로직(Logic)을 단일 칩에 구현한 반도체 소자가 최근들어 그 관심이 높아지고 있다. 이것은 디램 또는 이이피롬 로직이 단일 칩에 구현되는 것과 관련해서 칩의 크기가 증가하고 제조 공정이 복잡하며 제조 수율이 낮다는 단점은 있지만, 단일 칩에 디램 또는 이이피롬 로직이 구현되는 것으로부터 기존 칩들에 비해 고속 및 저전력 구동이 가능한 잇점을 갖기 때문이다.
이하에서는 종래 MEEL 소자의 제조방법에 대해 도 1a 내지 도 1d를 참조하여 설명하도록 한다. 여기에서, 각 도면 및 설명은 이이피롬 셀에 대해서만 도시하고 설명하도록 한다.
도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 플로팅 게이트용 제1폴리실리콘막(2)을 형성한 후에 제1폴리실리콘막(2) 상에 산화막(3)과 제1질화막(4) 및 제1HLD 산화막(5)을 차례로 형성한다.
이어서, 상기 제1HLD 산화막(5) 상에 제1감광막 패턴(6)을 형성한 후에 CHF3/CF4/Ar 등의 식각가스를 사용하여 상기 제1폴리실리콘막(2)의 양측벽에 산화막(3)이 잔류하도록 상기 제1HLD 산화막(5)과 제1질화막(4) 및 산화막(3)을 차례로 식각한다. 이로써, 상기 제1폴리실리콘막(2) 상에 상기 제1폴리실리콘막(2) 표면을 둘러싼 산화막(23)과 상기 제1폴리실리콘막(2)의 상부 표면에 형성된 산화막(23) 상에 식각되어 잔류하는 제1질화막(4) 및 제1HLD 산화막(5)을 형성하여 플로팅 게이트를 완성한다.
그 다음, 상기 기판 결과물 상에 제2질화막(6)을 형성한 후에 이를 식각하고, 기판 결과물 상에 제2폴리실리콘막(7) 및 제2감광막 패턴(8)을 차례로 형성한다.
도 1b에 도시된 바와 같이, 상기 제2감광막 패턴(8)을 사용하여 제2폴리실리콘막(7)을 식각하고 이를 통해 이이피롬 영역의 컨트롤 게이트를 형성한다.
도 1c에 도시된 바와 같이, 상기 컨트롤 게이트 상에 HLD 산화막 및 질화막을 이루어지는 LDD 산화막(9)을 형성한 후에 제2폴리실리콘막(7) 양측벽에 LDD 산화막이 잔류되도록 LDD 산화막(9)을 식각한 다음, 상기 기판 결과물 상에 제3질화막(10)을 형성한다.
도 1d에 도시된 바와 같이, 상기 제3질화막(10) 상에 층간절연막(11)을 형성한다. 이때, 층간절연막(11)은 BPSG막으로 형성한다.
이후, 도시하지는 않았으나, 배선 공정을 포함한 일련의 후속 공정을 진행하여 MEEL 소자를 제조한다.
그러나, 종래 MEEL 소자의 제조방법은 도 1d에서와 같이, 이이피롬 셀 영역이 버티컬(Vertical)한 프로파일(Profile)을 가지고 있으므로, BPSG막의 스텝 커버리지(Step Coverage) 특성이 나빠져서 BPSG막에 보이드(A)가 발생한다. 이로 인해 후속의 콘택홀 공정에서 과도 식각이 진행되어 기판 데미지(Damage) 및 웨이퍼 크랙(Wafer Crack)이 발생하는 문제점을 가지고 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 이이피롬 셀 영역의 게이트 전극에 이중 스페이서를 형성함으로써 층간절연막에서 발생하는 보이드를 방지할 수 있는 MEEL 소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 플로팅 게이트용 제1폴리실리콘막을 형성하는 단계; 상기 플로팅 게이트용 제1폴리실리콘막 상에 산화막과 제1질화막 및 제1HLD 산화막을 차례로 형성하는 단계; 상기 제1HLD 산화막 상에 제1감광막 패턴을 형성한 후에 제1HLD 산화막과 제1질화막 및 산화막을 차례로 식각하는 단계: 상기 제1폴리실리콘막을 식각하여 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 전극 양측벽에 제2질화막을 형성하는 단계; 상기 기판 결과물 상에 컨트롤 게이트용 제2폴리실리콘막 및 제2감광막 패턴을 차례로 형성하는 단계; 상기 제2감광막 패턴을 이용하여 제2폴리실리콘막을 식각하여 컨트롤 게이트를 형성하는 단계; 상기 컨트롤 게이트를 포함한 기판 결과물 상에 HLD 산화막 및 질화막으로 이루어지는 LDD 산화막을 형성하는 단계; 상기 컨트롤 게이트 양측벽에 LDD 산화막이 잔류되도록 LDD 산화막을 식각하여 스페이서를 형성하는 단계; 및 상기 스페이서를 포함한 기판 결과물 상에 제3질화막 및 층간절연막을 형성하는 단계를 포함하는 MEEL 소자의 제조방법에 있어서, 상기 컨트롤 게이트를 형성하는 단계와 LDD 산화막을 형성하는 단계 사이에 이중 스페이서를 형성하는 단계를 포함한다.
여기에서, 상기 이중 스페이서를 형성하는 단계는, 상기 컨트롤 게이트를 포함한 기판 결과물 상에 제3HLD 산화막을 형성하는 단계; 및 상기 컨트롤 게이트 양측벽에 제3HLD 산화막이 잔류되도록 제3HLD 산화막을 식각하는 단계를 포함한다.
상기 제3HLD 산화막은 1000∼1500Å의 두께로 형성한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 MEEL 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 플로팅 게이트용 제1폴리실리콘막(22)을 형성한 후에 제1폴리실리콘막(22) 상에 산화막(23)과 제1질화막(24) 및 제1HLD 산화막(25)을 차례로 형성한다.
그 다음, 상기 제1HLD 산화막(25) 상에 감광막 패턴(미도시)을 형성한 후에 CHF3/CF4/Ar 등의 식각가스를 사용하여 상기 제1폴리실리콘막(22)의 양측벽에 산화막(23)이 잔류하도록 상기 제1HLD 산화막(25)과 제1질화막(24) 및 산화막(23)을 차례로 식각한다.
이로써, 상기 제1폴리실리콘막(22) 상에 상기 제1폴리실리콘막(22) 표면을 둘러싼 산화막(23)과 상기 제1폴리실리콘막(22)의 상부 표면에 형성된 산화막(23) 상에 식각되어 잔류하는 제1질화막(24) 및 제1HLD 산화막(25)을 형성하여 플로팅 게이트를 형성한다.
이어서, 상기 플로팅 게이트가 형성된 기판 결과물 상에 제2질화막(26)을 형성한 다음, 상기 플로팅 게이트의 양측벽에 제2질화막(26)이 잔류되도록 상기 제2질화막(26)을 식각한다.
그 다음, 상기 플로팅 게이트 양측벽에 형성된 제2질화막(26)이 형성된 플로팅 게이트를 포함한 기판 결과물 상에 컨트롤 게이트용 폴리실리콘막(27)을 형성한 후, 상기 플로팅 게이트에 대응하는 상기 컨트롤 게이트용 폴리실리콘막(27) 상에 제1감광막 패턴(28)을 차례로 형성한다.
도 2b에 도시된 바와 같이, 상기 제1감광막 패턴(28)을 이용하여 컨트롤 게이트용 폴리실리콘막(27)을 식각하고 이를 통해 이이피롬 영역에 컨트롤 게이트를 형성한다. 이어서, 상기 컨트롤 게이트를 포함한 기판 결과물 상에 제3HLD 산화막(29)을 형성한다. 여기에서, 제3HLD 산화막(29)은 1000∼1500Å의 두께로 형성한다.
그 다음, 상기 컨트롤 게이트 양측벽에 제3HLD 산화막이 잔류되도록 제3HLD 산화막(29)을 식각하여 스페이서를 형성한 후에 로직 영역의 제3HLD 산화막을 제거하기 위해 제2감광막 패턴(30)을 형성한 다음, BOE 용액을 이용하여 로직 영역의 제3HLD 산화막(29)을 제거한다.
도 2c에 도시된 바와 같이, 상기 제2감광막 패턴(30)을 제거한 후에 기판 결과물 상에 HLD 산화막 및 질화막으로 이루어지는 LDD 산화막(31)을 형성한 후에 제3HLD 산화막(29) 양측벽에 LDD 산화막이 잔류되도록 LDD 산화막(31)을 식각하여 이중 스페이서를 형성한다. 이때, HLD 산화막은 150∼300Å, 질화막은 700∼850Å의 두께로 형성한다.
이어서, 상기 기판 결과물 상에 제3질화막(32) 및 BPSG막으로 이루어지는 층간절연막(33)을 차례로 형성한다. 여기에서, 제3질화막(32)은 300Å의 두께로 형성한다.
따라서, 본 발명은 이이피롬 영역에 컨트롤 게이트를 형성한 후에 상기 컨트롤 게이트를 포함한 기판 결과물 상에 제3HLD 산화막을 형성하고, 로직 영역에 제3HLD 산화막으로 형성된 스페이서를 제거한 다음, 기판 결과물 상에 LDD 산화막 으로 이루어지는 이중 스페이서를 형성함으로써, 이이피롬 영역의 셀 프로파일이 경사지게 되어 BPSG막에서 보이드가 발생하지 않으므로, BPSG막의 스텝 커버리지 특성을 향상시킬 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 이이피롬 영역에 컨트롤 게이트를 포함한 기판 결과물 상에 HLD 산화막을 형성하고, 로직 영역에 HLD 산화막으로 형성된 스페이서를 제거한 다음, 기판 결과물 상에 LDD 산화막으로 이루어지는 이중 스페이서를 형성함으로써, 이이피롬 영역의 셀 프로파일이 경사지게 되어 BPSG막에서 보이드가 발생하지 않으므로, 스텝 커버리지 특성을 향상시킬 수 있다.
또한, BPSG막에서 보이드가 발생하지 않으므로, 후속의 콘택홀 공정에서 과도 식각이 진행되어 기판 데미지 및 웨이퍼 크랙의 발생을 방지하여 MEEL 소자의 특성을 효과적으로 향상시킬 수 있다.

Claims (3)

  1. 실리콘 기판 상에 플로팅 게이트용 제1폴리실리콘막을 형성하는 단계; 상기 플로팅 게이트용 제1폴리실리콘막 상에 산화막과 제1질화막 및 제1HLD 산화막을 차례로 형성하는 단계; 상기 제1HLD 산화막 상에 제1감광막 패턴을 형성한 후에 제1HLD 산화막과 제1질화막 및 산화막을 차례로 식각하는 단계: 상기 제1폴리실리콘막을 식각하여 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 양측벽에 제2질화막을 형성하는 단계; 상기 기판 결과물 상에 컨트롤 게이트용 제2폴리실리콘막 및 제2감광막 패턴을 차례로 형성하는 단계; 상기 제2감광막 패턴을 이용하여 제2폴리실리콘막을 식각하여 컨트롤 게이트를 형성하는 단계; 상기 컨트롤 게이트를 포함한 기판 결과물 상에 HLD 산화막 및 질화막으로 이루어지는 LDD 산화막을 형성하는 단계; 상기 컨트롤 게이트 양측벽에 LDD 산화막이 잔류되도록 LDD 산화막을 식각하여 스페이서를 형성하는 단계; 및 상기 스페이서를 포함한 기판 결과물 상에 제3질화막 및 층간절연막을 형성하는 단계를 포함하는 MEEL 소자의 제조방법에 있어서,
    상기 컨트롤 게이트를 형성하는 단계와 LDD 산화막을 형성하는 단계 사이에 이중 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 MEEL 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 이중 스페이서를 형성하는 단계는,
    상기 컨트롤 게이트를 포함한 기판 결과물 상에 제3HLD 산화막을 형성하는 단계; 및
    상기 컨트롤 게이트 양측벽에 제3HLD 산화막이 잔류되도록 제3HLD 산화막을 식각하는 단계를 포함하는 것을 특징으로 하는 MEEL 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 제3HLD 산화막은 1000∼1500Å의 두께로 형성하는 것을 특징으로 하는 MEEL 소자의 제조방법.
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